Устройство для логарифмирования двоичных чисел Советский патент 1983 года по МПК G06F7/556 

Изобретение OTHocHTCjr к вычислительной технике и может быть исполь зовано в качестве цифрового генератора значений логарифмической функции. Известно цифровое устройство для логарифмирования двоичных чисел, крторое содержит регистр старших разрядов аргумента, соединенный с адрес ными входами двух блоков памяти и регистр младших разрядов аргумента,, вход которого через сдвигатель,первый коммутатор и сумматор подключен к выходному регистру С1 Основным недостатком подобных устройств является большой объем по стоянной памяти, требуемый для хране ния таблиц коэффициентов, что существенно суйсает область применения подобных устройств и позволяет их использовать лишь в малоразрядных ЦВМ. Наиболее близким к предлагаемому является устройство для логарифмирования двоичных чисел, которое содержит регистр старших разрядов аргумента;, соединенный 1-е адресным входом блока памяти и с входами второго и третьего сдвигателя, регистр младших разрядов аргумента, выход которого соединен с вторыми входами первого и второго сдвигателя, первый блок деления, входы которого соедине ны, с выходами первого блока памяти и вторым сдвигателем, второй блок памяти, выход которого подключен к пер вому входу первого коммутатора,второ вход которого соединен с .выходом третьего сдвигателя, а выход подключен к первому входу первого сумматора, второй вход которого соединен с выходом второго коммутатора, а выход связан с регистром результата, и бло .синхронизации C2J.. В известном устройстве значительно снижается емкость блоков памяти по сравнению с устройством-аналогом, но заметно увеличивается время вычисления логарифма, что -связано с двукратным последовательным применением операции деления. Цель изобретения - повышение производительности устройства. Поставленная цель достигается тем что в устройство для логарифмировани двоичных чисел, содержащее первый блок деления, регистр старших разрядов аргумента, выход которого соединвн с входом первого блока памяти и с первыми входами первого и второго сдвигателей, выход регистра младших разрядов аргумента подключен к вторым входам первого и второго сдвигателей, выход второго блока памяти соединен с первь1м информационным вхо дом первого коммутатора, выход которого подключен к первому входу пер.вого сумматора, выход .второго коммутатора соединен с вторым входом лервого сумматора, выход которого подключен к входу.регистра результата., выходы блока синхронизации соединены с управляющими входами регистров старших и младших разрядов аргумента, первого и - второго коммутаторов,первого и второго регистров и третий сдвигатель, дополнительно введены, второй сумматор, второй блок деления и третий регистр, причем выход регистра старших разрядов аргумента соединен с информационным входом первого регистра, выход которого подключен к входу второго блока памяти, выход регистра младчшх разрядов аргумента соединен с информационным входом второго регистра, выход которого подключен к первому информационному входу второго коммутатора и информационному входу третьего сздвигателя, выходы первого и второго сдвигателей соединены с первьми информационными входами первого блока деления и второго сумматора соответственно, выход первого блока памяти подключен к второму информационному входу первого блока деления,выход которого соединен с вторыг. входом второго сумматора, выход которого подключен к информационному входу третьего регистра, выход которого соединен с первым информационным входом второго блока деления, второй вход которого подключен к выходу первого сумматора, выход второго блока деления соединен с вторым информационным входом второго коммутатора, выход третьего сдвигателя подключен к второму информационному входу первого коммутатора, выходы блока синхронизации соединены с управляющими входами первого и второго блоков деления, третьего регистра, третьего сдвигателя и регистра результата. Вычисление натурального логарифма от нормализованного аргумента Х() производится в устройст- не на основе следующих соотношений enXciF(X) F(X) enXjj + 3AX/F(X) Р()((2Хо+ЛХ) Здесь X - опорная, часть аргумента, представленная к-старшими разрядами аргумента, а дх - приращение аргу- мента, представленное h-К-двоичными разрядами, где и- общее количество разрядов требуемое для представления аргумента х. Значения рКрИ-2Хд, зависящие только от опорной части аргумента, вычисляются предварительно и заносятся в таблицы, Еализованные на блоках постоянной памяти,

На чертеже представлена блокгсхема предлагаемого устройства.

Устройство содержит регистр 1 старших разрядов аргумента, первый регистр 2, первый блок 3 памяти, первый и второй сдвигатели 4 и 5 соответственно, регистр б мяадших разрядон аргумента, второй регистр 7,первый блок 8 деления, второй сумматор 9, третий регистр 10, второй блок 11 деления, второй коммутатор 12, первы сумматор 13, регистр 14 результата, ,третий сдвигатель 15, первый коммутатор 16, второй блок 17памяти и /блок 18 синхронизации.

Первый и второй сдвигатели 4 и 5

реализуют операции 1- 4 X-f-дХ , и (-д X соозввтственно, которые заключаются в сдвиге старших разрядов аргумента на 2 и 1 разряд влево и заполнении освободившихся разрядов нулями.

Предлагаемое устройство для логарифмирования двоичных чисел работает следующим образом,

В первом такте ,работы устройства по сигналу блока 18 синхронизахщи происходит приемЗначения, аргумента X на регистры старших 1 и младших б разрядов аргумента. Значение Х с выхода .регистра 1 старших разрядов аргумента передается на адЕ есные входы первого блока Я памяти, на выходе которого появляется значение 2х, поступающее на вход делимого первого блока8 деления, и на входы первого и второго сдвигатёлей 4 и 5, на другие входы которых поступает значение дх с выхода регистра 6 младших разрядов аргумента. На выходах первого и второго сдвигатёлей 4 и 5 формируются значения , поступающие на вход делителя первого блока 8 деления, и 4, поступающее на второй вход второго сумматора 9.

Во втором такте по сигнгшу блока 18 синхронизации запускается первый блок 8 деления и результат операции поступает на первый вход второго сумматора 9, на выходе которого образуется значение

.Р,(Х| 4Хо дХ-2Х /()

В третьем такте работы устройства по сигналу, блока 18 синхронизации значение F X поступает на третий регистр 10, значение Дх поступает на второй регистр 7, а значение Хд на первый регистр 2. При этом значение 2fix, сформированноена третьем сдвигателе 15, через первьгй коммутатор 16 поступает на второй вход первого сумматора 13, на второй вход .которог поступает значение дх, переданное через второй коммутатор 12. Значение 3uix с выхода первого сумматора посту

пает на вход делимого второго блока 11 деления, на вход делителя которого передается значение F(Xf;c выхода третьего регистра 10. Одновременно с этим блок 18 синхронизации выдает сигналы управления для первого такта работы устройства, обеспечивая тем самым прием нового значения аргумента X и его последующую обработку, описанную, выше.

В четвертом такте работы -по сигналу блока 18 синхронизации второй блок 11 деления выполняет операцию деления и через второй коммутатор 12 передает результат на первый вход первого сумматора 13, на второй вход которого передается через первый коммутатор 16 значение КпХд с выхода второго блока 17 памяти. На выходе первого сумматора 13 формируется значение FtXJrCnXp+Зд X/F(X) . Одновременно

с этим блок 18 синхронизации выдает сигналы управления для второго такта работы устройства, обеспечивая тем самым правильную последовательность работы блока устройства, приводящую к формированию значения промежуточного результата F(Xj на выходе второго сумматора 9 для нового значения .аргумента х.

В пятом такте работы устройства по сигналу блока синхронизации значение F(X) с выхода первого сумматора 13 принимается на регистр 14 результата. Одновременно с этим блок 18 синхронизации выдает сигналы управления для первого и третьего тактов, работы устройства, что обеспечивает последовательности функционирования блоков устройства, описанные выше для соответствующих тактов его работы.

Оценим производительность Р данного устройства, определяемую количеством вычисленных значений логарифма в единицу времени:

Р, 1/п.о,.(Тр,Т,),

где Tjj - Bpefoi выполнения первого и

второго тактов работы, Tj - время выполнения третьего

ичетвертого тактов устройства.

SClii в Б+ дел+ сЛ 1) idiп сдв

здесь Тддп время записи информаци

на регистр;

вы5 зРбмя В1э1борки информации из блока памяти)

- время выполнения операции сдвига на сдвигателе;

- время выполнения операции деления

Т - время выполнения операции сложения.

Производительность Р устройства прототипа можно оценить по формуле Р 1/т, где .,;5+2Тде t2T- время, необходимое для получения результата.

Выигрыш по производительности для предлагаемого устройства по сравнению с устройством прототипа определяется отношением

i-.

2Тзс,п выб 2Тдед

Л

см

Рп--«(,Т.Т.,„(.

След5в:ательно, производительность предлагаемого устройства по сравнению с устройством прототипа выше почти в два раза.

LlJ

УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее первый блок деления, регистр старших разрядов аргумента, выход которого соединен с входом первого блока памяти и с первыми входами первого и второго сдвигатёлей, выход регистра младших разрядов аргумента подключен к вторым входам первого и второго сдвигатёлей, выход второго блока памяти соединен с первым информационным входом первого коммутатора, выход которого подключен к первому входу первого сумматора, выход второго коммутатора соединен с вторьдм входом первого сумматора, вход которого подключен к входу регистра результата, выходы блока синхронизации соединены с управляющими входами регистров старших и младших разрядов аргумента, первого и второго коммутаторов, первого и второго регистров и третий сдвигатель,отличающее ся тем, .что,.с целью повышения быстродействия, в него-дополнительно введены второй сумматор, второГ- блок деления и третий регистр, причем выход регистра старших разрядов аргумента соединен с информационным входом первого регистра, выход которого подключен к входу второго блока памяти, выход регистра младших разрядов аргумента соединен с информационным входом второго регистра, выход которого подключен к первому информационному входу второго коммутатора и информационному входу третьего сдвигателя, выходы первого и в орого сдви- гателей соединены с первыми информационными входами первого блока деления и второго сумматора соответственно , выход первого блока памяти (Л подключен к второму информационному входу первого блока деления, выход которого соединен с вторым входом второго сумматора, выход которого подключен к информационному входу третьего регистра, выход которого соединен с первым информационным входом второго блока деления, второй вход которого подключен к выходу пер ел вого сумматора, выход второго блока со СП деления соединен с вторым информационным входом второго коммутатора, выход третьего сдвигателя подключен vl к второму информационному входу первого коммутатора, выходы блока синю хронизации соединены с управляющими входами первого и второго блоков деления, третьего регистра, третьего сдвигателя и регистра результата.