Устройство для синхронизации основной и резервной вычислительных машин Советский патент 1984 года по МПК G06F1/04 

НЫ5: машин,, третий и четвертьзй входы блокз управлеЕШя основной вычислительной машины соединены с третьими выходами соответств лощих 6лс:к.1 памяти и арифметического блок трет1-гй и четвертый входн блока управления резервной вь числительксй соедииены с вторыми выходами соот е стзующих блока памяти и арифглет 1ческого блока второй выхол триггера и один из выходов второго рагистра сдвига соединены с входами второго кольцевого регистра сдвига, выход узла .формирования сигнала перерывания соединен с пят1-1м входом блокс управления ос- . новной вычислительной машины, третий выход которого соединен с третьим иходом узла формирования сигнала прерывания,.

УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ОСНОВНОЙ И РЕЗЕРВНОЙ ВЫЧИСЛИТЕЛЬНЫХ МАШН, содержащее управляющий триггер, выходы которого соединены с первыми входами соответственно первого и второго элементов И, выходы которых объединены и соединены с первыми входами блока памяти и арифметического блока резервной вычислительной машины, вторые входы которых соединены соответственно с первым и вторым выходами блока управления резервной вычислительной машины, блок памяти и арифметический блок резервной вычислительной машины соединены меж- ) ду собой двусторонней связью, первые выходы блока памяти и арифметического блока резервной вычислительной машины соединены соответственно с вторым и третьим входами второго элемента И, второй и третий входы первого элемента И соединены с первыми выходами соответственно блока памяти и арифметического блока основной вычислительной машины, соединенных между собой двусторонней , первые входы блока памяти и арифметического блока- основной вычислительной машины соединены соответственно с первым и вторым выходами блока управления основной вычислительной машины, генератор, первый и второй выходы которого соединены с первыми входами первого и второго регистров сдвига, триггер, элемент задержки, третий и четвертый элементы И, входы управляющего триггера соединены с третьими выходами блоков управления основной и резервной вычислительных машин, о т л и ч а гоад е е с я тем, что, с целью повышения надежности, в него введены два кольцевых регистра сдвига, два регистра запуска, узел формирования сигнала прерывания, дешифратор, первый и второй элементы ИЛИ, приi чем первый и второй выходы генератора через первый и второй кольцевые регистры сдвига соединены с первыми входами блоков управления соответственно основной и резервной вычислительных машин, вход устройства соединен с первым входом триггера, первый выход которого соединен с первым входом узла фор- . мирования сигнала прерывания, второй вход которюго соединен с выходом первого кольцевого регистра сдвига, О вторые выходы блока памяти и арифметического блока основной вычислиСХ) тельной машины через дешифратор соео ел динены с вторыми входами триггера, первого регистра сдвига и элемента задержки, выход которого соедио нен со вторым входом второго регистра сдвига, выходы первого и второго регистров сдвига через первый и второй элементы ИЛИ соответственно соединены с первыми входами третьего и четвертого элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистров запуска, выходы третьего и четв ертого элементов И соединены с вторили входами блоков управления соответственно основной и резервной вычислитель

Изобретение откосится к вычислительной технике и может применятся для синхронизации двух вичислительнык ivtaruHH.

Известно устройство, содержащее генератор, триггеры, элемент задержки, счетчик, злеглентн И

И 13. ,

Недостатком известного устройства являются низкие Функциональные

ВОЭМО КОСТИ ,

Наиболее близким по технической с птшости к предлагаемому является устройство, содержащее управляющий Тгриггер, выходы которого соединены с первЕлми входами соответствен:-1о первого и второго элементов И, в. которых об-едиреЕ{:гЗ и соедич ик с первьшк входаки блока памяти и арифметического блока ре-зерзной вычислительной ма ;ЩКР:-т. Бторые входы которых сое.цинентэ соответственно с первым и BTOpr-F.i выходами блока управл$:ния резервной вычислительной машины блок памяти и арифметический блок резервной вьтчислителнной машины соединаньт гледу собой двусторонней связью,, первые выходы блока памяти ч арифметического блока резервной вычислительной машины соединены соответстзенно с аторым и TpexbHiv; вхс-дамк :5торого элeiv eнтa И, второй- и третий зходы первогоэлемента К соеди|-;аны с nepsHNtH выходам;-: ссот-ветственно блока памяти к аркфмеTHiecicoro блока основной вычислитеиой машины,- соединенных меглду собо двуст зрО Ч ией связью, перзые зкодк блотса памяти и арифмегсического блока основной вычислительной матяи™ ны соединены соответственно с первБПл и ваорым выходами блока управления основной- вычислительной машины, генератор, первый и второй вьгходы которого соединены с первыми входами первого к второго регистров сдвига, триггерf элемент задержкиf третий к четвертый элеманты И, входы управлй -сндего триггера соединены с третьи ш выxoдa яи

.блоков управления основной и резервной Еьгтислительных. машин 2.

Недостатком известного устройства,является невысокая надежность при синхронизаили двух машин

Целг изобретения - повышение надежности работы устройства.

Поставленная цель достигает.с-я тем,, что в устройство для синхронизации основной и резервной нычислитлънЕлх- Maiawn,, содержащее управляющ1-:й триггер, выхолоа которого сое-. дкнены с первыг и входами соответственно первого и второго элементов И, выходы которых объединенык соединены с первыми входами блока памяти и арифметического блока резервмой вичисли1ельной ма)аины, вторые входы, которых соединены соответственно с первым и вторым выходамк б.тлокг упран.пения резервной :гьгчислительной машины, блок памяти и арифметический блок резервной вычисл;-таль ной машины соединены между собой двусторонней связью,-первые

-вьргодьт блока памяти и арифметического блока резерЕ ::ой вы гислителыной мамины соелинены соответственно с вторыг-1 и TpeiBHM входами второго элемента И, второй и третий зходы первого зле У:ента И соединены с первг;тми выходами соответственно блока памяти и арифметического блокь ССНСЕНой вк ислите.пьной малины, соедкнеккых между собой двусторонней связью, первые входы блока паMHTTf и гпэифтлетического блока основной вычислительной машины соединекь: соответственно с первым и .4 выходами блока управления ос-: ;-ювной вычислительной машины, генератор, первый и второй выходда которого соединены с первыгли входами первого и второго регистров сдвига, триггерJ, элемент задержки, третий и четвертый з-лементы И, входыуправляющего триггера соединены с третьи,чк: -выходами блокоз управления осковной и резервной вы-щислительных машин,.введены два кольцевых регистра сдвига, два регистра запуска узел фЬрмирования сигнала прерывания, дешифратор, первый и второй элементы ИЛИ, причем первый, и второй вйходы генератора через первый и второй кольцевые регистры .сдвига соединены с первыми входами блоков управления соответственно основной и резервной вычислительных машин, вход устройства соединен с первым. входом триггера, первый, выход которого соединен с первьлл входом узла формирования сигнала прерывания, второй вход которого соединен с выходом первого кольцевого регист ра сдвига, вторые входы блока памяти И арифметического блока основной вычислительной машины через- дешифратор соединены с вторыми входами триггера, первого регистра сдвига и элемента задержки, выход которого соединен со вторым входом второго регистра сдвига, выходы-пер вого и второго регистра сдвига через первый и второй элементы ИЛИ соответственно соединены с входами третьего и четвертого элементов И, вторые входы которых сое.динены с выходами соответственно первого и второго регистров запуска, выходы третьего и четвертого элементов И соединены с вторыми входами блоков управления соответственно основной и резервной вычислительных машин, третий и четвертый входы блока управления основной вычислительной машины соединены с третьими выходами соответствующих блока памяти и арифметического блок третий и четвертый входы блока управления резервной вычислительной машины соединены с вторыми выходами соответствующих блока памяти и ариф метического блока, второй выход три гера и один из выходов второго регистра сдвига соединены с входами второго кольцевого регистра сдвига выход узла формирования сигнала.пре рывания соединен с пятым входом бло ка управления основной вычислительной машины, третий выход которого соединен с третьим входом узла формирования сигнала прерывания. На чертеже приведена блок-схема предлагаемого устройства. Устройство содержит генератор 1 регистры 2 и 3 сдвига, кольцевые ре гистры 4 и 5 сдвига, узел 6 формированн:.-: сигналов прерывания, регист ры 7 и 8 запуска, элемент 9 эгщержки, дешифратор 10., триггер 11, эле менты ИЛИ 12 и 13, элементы И 14 и блоки 16 и 17 управления, арифметические блоки 18 и 19, блоки памяти 20 и 21 соответственно основной и резервной вычислительных машин, у авляющий триггер 22, элементы 23 и 24,. Устройство работает следующим образом. Первый пусковой импульс устанавливает триггер 11 в единичное состояние, в результате чего узел 6 вырабатывает управляющий сигнал и передает его в блок 16 основной машины. Блок 18 под управлением блока 16 основной машины вырабатывает icoманду пересылки сигнала готовности к началу совместной работы, в результате чего дешифратор 10 вырабатывает сигнал, устанавливающий триггер 11 в нулевое состояние. Одновременно этот сигнал записывается в регистр 2 и через некоторый промежуток времени, определяемый элементом 9, в регистр 3. Регистры 2 и 3 с помощью генератора 1 определяют периоды синхронизации блоков 16 и 17 соответственно основной и резервной вычислительных машин. При этом на выходах элементов ИЛИ 12 и 13 вырабатывается импульсный сигнал, длительность которого определяется временем сдвига единицы в регистрах 2 и 3 соответственно. Эти сигналы открываю.т элементы И 23 и 24, через которые передаются пусковые команды типа команд перехода из регистров 7 и 8 соответственно. Эти команды задают адреса блоков и 16, 17, снабженных полем командных регистров, и выбирают регистры начальной команды. При помощи элемента И 15 части, информационной шины соединяются между собой или отключаются друг от друга, соответственно этому нормально работает в данный момент резервная или же триггер 22 обеспечивает передачу корректируюпщх данных с основной машины на резервную. С помощью элемента И 14 обеспечивается подключение информа-. ционной шины резервной машины к информационной шине основной машины в процессе обновления информации. . Кольцевые регистры 4 и 5 задают фазы синхронизации. Таким образом, в системе двух машин задаются логические состояния, определякхцие периоды обработки и их разделение на фазы. Установление триггера 11 в единичное состояние определяет прерывание собственной работы блоков 19 и 21 резервной машины и через время задержки элемента 9 запускается режим синхронной работы обеих машин. Текущие данные, вырабатываемые одной машиной, обновляют информацию, содержащуюся в другой машине, причем обе машины так взаимно контролируют одна другую, что вырабатываемые или текущие данные непрерывно и полностью сравниваются между cci6ofl и исправная машина, работающая в автономном режиме управления |В реальном времени, осуществляет для неисправной машины диагностику

неисправностей, позволяющую определить неисправный функциональный блок, причем эта цель достигается с помощью только текущих данных, вырабатываемых управляющей машиной .