Фазовый дискриминатор Советский патент 1984 года по МПК H03D13/00 

а

00 4 Изобретение относится к импульсн технике и может быть использовано в устройствах синхронизации с дискрет ным управлением. Известен фазовый дискриминатор, содержсодий две линии задержки, четы ре элемента И, три инвертора, два элемента ИЛИ и счетный триггер 1П. Недостаток данного устройства за ключается в повышенной чувствительности к изменению частоты опорного сигнала, что ведет к погрешностям в работе устройства. Наиболее близким,к предлагаемому является фазовый дискриминатор, содержащий шесть элементов И, три инвертора, линию задержки и два t Sтриггера, выход первого из которых соединен с первым входом первого элемента И, выход которого соединен с выходом Отставание ycтpoйqтвa первый вход первого R.S-триггера соединен с выходом второго элемента И, первыйвход которого подключен к сигнальному входу устройства, выход третьего элемента И соединен с выходом Опережение устройства, а его первый вход - с выходом второго Q.S-триггера, первые входы четвертого и пятого элементов И соединены с выходами соответственно первого и второго инверторов, кроме того, вход первого инвертора, через линию за- . держки соединен с опорным входом устройства и вторьЕм входом четвертого элемента И, вь1ход которого соединен через третий инвертор с вторым входом второго элемента И и непосредственно с вторым входом пятого и первым входом шестого элементов И выход последнего соединен с вторым входом третьегд элемента И, первым входом второго S-триггера и втррым входом первого элемента И, третий вход которого соединен с вторым выходом второго RS-триггера, второй вход которого соединен с первым входом первого RS-триггера, второй вход которого подключен к выходу пятого элемента И, а вход второго инвертора и .второй вход шестого элемента И подключены к сигнальному входу устройства 21. Недостатком известного устройства является его узкополосность и в результате этого низкая надежность работы, так как любой уход параметров линии задержки от номинальных, а так же любое изменение частоты входного сигнала приводит к. искажению выходной информации устройства. Цель изобретения - расширение полосы пропускания и повышение надежности работы фазового дискриминатора Поставленная цель достигается тем в устройство, содержащее пять элементов И, два. инвертора, линию за держки и два RS-триггера, выход первого из .которых соединен с первым входом первого элемента И, выход коjoporo соединен с выходом Отставание устройства,первый вход первого й-в-триггера соединен с выходом второго элемента И, первый вход которого подключен к сигнальному входу устройства, выход третьего элемента И соединен с выходом Опережение устройства, первый вход - с выходом эторого RS -триггера, первые входы четвертого и пятого элементов И соединены -с выходами соответственно первог.о и второго инверторов, введен 0-триггер, тактовый вход которого соединен с опорным входом устройства, входом первого инвертора, вторыми входами второго и пятого элементов И и вторым входом третьего элемента И, третий вход которого через линию задержки соединен с выходом четверто.го элемента И, второ вход которого соединен с входом второго инвертора, сигнальным входом устройства и информационным входом f-триггера, прямой выход которого соединен с четвертым входом третьего элемента И, а инверсный - с вторым входом первого элемента И, третий вход которого соединен с выходом пятого.элемента И, первый вход которого соединен с первым входом второго триггера, второй вход Которого соединен с выходом первого инвертора и вторым входом Первого 5т-триггера. 9 На чертеже приведена структурная схема фазового дискриминатора. Фазовый дискриминатор содержит первый элемент И 1, выход которого соединен с выходом 2 Отставание, первый вход элемента 1 соединен с выходом первого й%-триггера 3., первый вход которого соединен с выходом .второго элемента И 4, первый вход элемента 4 подключен к сигнальному входу 5 устройства, выход третьего элемента И 6 соединен с выходом 7 Опережение устройства, а его первый вход - с выходом второго триггера 8, первые входы четвертого и пятого элементов И 9 и 10 соединены с выходами соответственно первого и второго инверторов 11 и 12, тактовый вход D-триггера 13 соединен с опорным входом 14 устройства, входом инвертора 11, вторыми входами элементов 4, 6 и 10, третий вход элемента б через линию 15 задержки соединен с выходом элемента 9 второй вход которого соединен с входом инвертора 12, сигнальньа входом 5 и информационным входом Р-триггера 13, прямой выход которого соединен с четвертым входом элемента 6, а инверсный - с вторым входом элемента 1, третий вход которого соединен с выходом элемента 10, первый вход которого соединен с первым входом 1 S-триггера 8, второй вход которого соединен с выходом инвертора 11 и вторым входом ЯЗ-триггера 3, Устройство работает следующим образом. На информационный вход D-триггера 13 поступает сигнал с сигнального входа 5, на тактовый вход - с опорного входа 14 (частота опорного сигнала ниже частоты входного). Если передний фронт сигнала на информационном входе .D-триггера 13 опере жает передний фронт сигнала на его тактовом входе,, то на его прямом вы ходе установится единичный уровень, который поступает на вход элемента и разрешает формирование сигнала на его выходе. Напротив, нулевой уровень с инверсного выхода и-триггера 13 поступает на вход элемента 1 и запрещает формирование каких-либо сигналов на его выходе. Если же передний фронт сигнала на информацион ном входе D-триггера 13 отстает от переднего фронта сигнала на его так товом входе, то разрешается формиро вание сигналов на выходе элемента 1 и запрещается на выходе элемента 6. Таким образом, со.ст.ояние т -триггера 13 определяет знак отклонения фа входного сигнала от фазы опорного сигнала. Для формирования сигнала на выходе 7 на входы элемента 9 подается проинвертированный инвертором 11 сигнал с входа 14 и сигнал с входа 5. Сигнал с выхода элемента 9 поступает через линию 15 на вход элемента 6. Линия задержки в предлагаемом устройстве необходима для выделения участка полезного сигнала (в предег лах полуперирда входного сигнала), поступающего с входа 5, и величина времени задержки может составлять 0,75-1,5 периода этого сигнала. Стр бирование полезного сигнала после л нии 15 осуществляется RS-триггером подачей соответствукяцего уровня на вход элемента 6. Для формирования сигнала на выхо де 2 используется стробироваииё полезного сигнала при помощи RS-триггера 3 подачей соответствующего уровня на вход элемента 1. Сигнал Опережение формируется следующим образом. Сигнал единичного уровня с выхода инвертора 1 поступает на второй (нулевой) вход BS-триггера 8 и создает на его выходе (прямом) нулевой уровень, кото рый запрещает формирование сигналов на выходе элемента б. К моменту же появления полезного сигнала на в ходе линии 15 на втором входеRSтриггера 8 единичный уровень-сменит ся нулевым, а на первый (единичный) вход этого триггера с выхода инвертора 12 поступит единичный уровень, который переключит US -триггер 8 в единичное состояние, разрешающее формирование сигнала на выходе элемента 6. После формирования на выходе 7 сигнала нулевой уровень на выходе инвертора 11 сменится на единичный, который переключит ftS -триггер 8 в нулевое состояние. Сигнал Отставание формируется следующим образом.. При отсутствии полезного сигнала на третьем входе: элемента 1 на первый его вход с выхода (прямого) .§-триггера 3 поступает нулевой уровень, запрещая формирование сигнала на выходе 2. Разрешающий сигнал с выхода W-триггера 3 поступает в момент, когда на его втором (единичном) входе с выхода инвертора 11 появится единичный уровень. Полезный сигнал с выхода элемента 10, образованный из сигнала на опорном входе 14 и проинвертированный инвертором 12 сигнала на сигнальном входе 5, поступает на третий вход элемента 1, при этом на выходе этого элемента формируется импульс. После этого единичный уровень на выходе инвертора 11 сменяется нулевым, а единичный уровень с выхода элемента 10 переключит Я$триггер 3 в нулевое состояние. Таким образом, если передний фронт импульса на сигнальном входе опережает передний фронт импульса на опорном входе, то формируется сигнал на выходе 7, в противном случае - на выходе 2,при этом частота входных сигналов может изменяться в широком диапазоне. Введение дополнительного элемента О-триггера и новых связей между элементами приводит к тому, что сравнение входных сигналов по фазе осуществляется непосредственно, а не после задержки одного из них в линии задержки как в прототипе, что позволяет в шрфоких пределах менять задержку сигнала в линии по сравнению с периодом импульсов на сигнальном входе, т.е. расширяет полосу пропускания фазового дискриминатора. Кроме того, повышается надежность работы фазового дискриминатора, так как и при изменении в широких пределах интервала запаздывания сигнала в линии задержки, и при отклонении частоты сигнала на сигнальном входе от номинальной, качество работы устройства не ухудшается. Таким образом, при ойтимсшьном выборе интервала запаздывания сигнала в линии задержки Сзсмц в предлагаемом фазовом дискриминаторе, равном tjom ) , где ц - средняя , частота диапазона, в которой может перестраиваться частота входногосигнала, фазовый дискриминатор обладает относительным диапазоном рабочих частот, равным 66%.

ff.

11

If

5

Ж

ФАЗОВЫЙ ДИСКРИМИНАТОР, содержащий, пять элементов И, два инвертора, линию Эсщержки и два RS-триггера, выход первого из которых соединен с первым входом первого элемента И, выход которого соединен с выходом Отставание устройства, первый вход первого RS-триггера соединен с выходе второго элемента И, первый вход которого подключен к сигнальному входу устройства, выход третьего элемента И соединен с выходом Опережение устройства, первый вход - с выходом второго 53-триггера, первые входы четвертого и пятого элементов И соединены с выходами соответственно первого и второго инверторов, отличающийся тем, что, с целью расширения полосы пропускания и повышения надежности работы, в него введен D-триггер, тактовый вход которого соединен с опорньш входом устройства, входом первого инвертора, вторыми входами второго и пятого элементов И и вторым входом третьего элемента И, третий вход которого через линию задержки соединен с выходом четвертого элемента И, второй вход которого соединен с входом второго инвертора, скгнальньм входом устройства и информационным входом С-триггера,прямой выход которого соединен с чет(Л вертым входом третьего элемента И, а инверсный - с вторым входом первого элемента И, третий вход которого соединен с выходом пятого элемента И, первый вход которого соеди- д нен с первым входом второго ftS-триггера, второй вход/которого соединен, с выходом первого инвертора и вторь входом первого ftS-триггера.