Устройство для контроля последовательности микрокоманд Советский патент 1984 года по МПК G06F11/30 

Изобретение относится к ци( вычислительной технике и автоматике и может быть использовано при пост роении аппаратных средств контроля мкpoпpoгpaммныx устройств управлен микропроцессоров и обычш 1х ЭВМ. Известно устройство для контроля выполнения последовательности г«|кр команд, содержащее элементы И, ИЛИ связанные с управляющими шинами,и триггер ошибки ClZ Недостатками такого устройства я ляются ограничение функциональных возможностей процессора,связанное необходимостью выработки только одного управлякиц4го сигнапа и только одной шине и необходимостью жестког чередова1шя хз гналов чтения и запис что при известных ограничениях для ропроцессора по быстродействию создает дополнительные трудности, а также необходигюсть увеличения размерности управляющей шины и усложнения устройства управления, связанные с введением контролышх кодов и управлением ими. Наиболее близким к изобретению по технической сущности является микропрограммное устройство управ ления,содержащее генератор тактоswx импульсов, блок памяти,счетчик микрокоманд, дешифраторы,выходы которых соединены с узлом свертки, соединенным со схемой сравнения,счетчик тактов, соединенный с элементом 11ПИ, и регистр, соединен1В 1й с дешифраторами и счетчиком hMK рокоманд, элемент НЕ,генератор тактовых импульсов, соединенньй о схе мой сравнения,памятью и элементом ИЛИ t2. Недостатками известного устройст ва являются ограниченность области применения только процессорами,не использующиг и одновременно сигналы чтения и запиш дпя разных регистро и возможность появления,ложного сигнала при одновременном пропадани действительного. Целью изобретения является расюирегше области применения устройства,в частности за счет обеспечени возможности использования в одном т те работы процессссфа К операций записи и m операций считывания для различных регистров, причем пара метры .К и m могут варьироваться изменением соответствуюп х вводимых элементов без принципиалыгых изменений алгоритма работы устройства. Поставленная цель достигается тем, что в устройство для контроля последовательности микрокоманд,содержащее дегаиЛраторы,входы которых являются входами устройства,элемент ИЛИ,введены две группы из К-И элементов 1ИИ (где К - число ijOHTpoлируег-ых 1«крокоманд) , два шифратора, накапливающий сумматор, два элемента задержки и блок сравнения с нулем, причем выходы первого и второго деши115)аторов соединены соответственно с входаг« элег ентов 1ШИ первой и второй групп, а 1ходы К элементов И-ТИ первой группы через первый шифратор соединены с первым информационным входом накапливающего сумматора, второй информационный вход которого через первый элемент задержки соединен с выходом второго шифратора,входы которого соединены с выходами К элементов ИЛИ второй группьц вход окончания микрооперации устройства соединен с запускающим входом блока сравнения с нулем и через второй -элемент задержки с управляющим входом накапливакядего сумматора,информационный выход которого соединен с соответствующим входом блока сравнения с нулем, а выход знакового разряда - с первым входом элемента ИЛИ, второй вход которого соединен с нлходом блока сравнения, с нулем, а третий и четвертьгй входы соответственно с выходами (К+1)х элементов ИЛ11 первой и второй групп, выход элемента ИЛИ является выходом прерывания устройства. На чертеже представлена функциональная схема устройства. Устройство содержит первый дешифратор 1 (микрокоманд записи ), второй де1Ш1фратор 2 (микрокоманд считывания), первую группу 3 из К+Г элементов ИЛИ, вторую группу 4 из K+l элементов 1ШИ,1Ш1фраторы 5 и 6, накапливающий сумматор 7, первый элемент 8 задержки, блок 9 сравнения с нулем, второй элемент 10 задержки,элемент ШШ II, входы 12 и 13 устройства (микрокоманд считывания и записи соответственно), вход 14 окончания микрооперации,выход 15 прерывания, элементы ИЛИ 16 и 17 первой и второй групп. Устройство, работает следую|щм образом. 3 Выполнение микропрограммы в процессоре осуществляется путем передачи информации между регистрами под действием управляющих сигналов записи и считывания, вырабатываемых блоком микропрограммного управления, В проц-ессе передачи возможны и менения передаваемой информации, как,например,при выполнении арифметических операций. При этом для современных микропроцессоров число регистров п может достигать шестидесяти четырех, а блок управления одновременно способен формировать К сигналов записи и п сигналов счи

вания для различных реп стров.При этом микропрограммы составляются таким образом, что если в регасТр производится запись, то независимо от такта микропрограммы информация с него должна быть считана, а поэтому к моменту окончания выполне- ния микропрограммы общее число сигналов записи и сигналов считывания должно быть одинаково.

Выполнение микропрограммы начинается после занесения в регистр команд управления очередной команды и расшифровки ее. Поэтому поступление сигнала записи в регистр команд следует зо на

рассматривать как момент начала выполнения очередной г-шкропрограммы и окончания предыдущей. При поступлении сигнала на вход 14 осуществляется сравнение с нулем содержимого cyNiMaTopa 7 по результатам выполнения предыдущей микропрограммы и после истечения задержки на элементе 10 задержки - установка в ноль накапливающего сумматора 7.

Фррмируемь1е при нормальной работе блока микропрограммного управления комбинации сигналов записи на входах 13 и сигналов считывания на входах 12 воспринимаются соответствующими дешифраторами 1 и 2 . Первый выход дейифратора 1 формируемый по булевой функции из входных сигналов, соединен непосредственно с входом шифратора 5 и соответствует отсутствию сигналов заПИО1 в данном такте микропрограммы. Последующие выходы дешифратора 1, фop вIpye ыe по своим булевым функциям и соответствующие разрешенным комбинациям упр.авляющих сигналов записи, объединены на К элементах ИПИ 16 группы элементов 1ШИ 3 в К групп, каждая из которых представляне отражаюищм принадлежность соответствующих сигналов к разрегаенным комбинациям, .объединены на. (К+1)-м элементе РШИ 16 и характеризуют за1фёщен ме комбинации сигналов записи. Снимаемый с одного из (К+1) выходов группы элементов ИЛИ 3 один из (К+1) возможных выходных сигналов, соответствующий количеству вырабо- . талных в данном такте сигналов записи подается на шифратор 5 не выхода последнего в виде положительного двоичного числа в пря1« м коде (знаковый разряд равен ) подается

Аналогично производится обработка сигналов чтения, и с одного из (К+1) выходов группы элементов ИЛИ 4 в том же такте микропрограммы подает35 ся сигнал на шифратор6. С выхода последнего соответствукяцее отрицательное двоичное число в обратном коде знаковый разряд равен единице ) через элемент 8 задержки осуществля-

40 КН1ЩЙ временной кода на часть машинного для обеспечения уелоЮ1Й работы накапливакицего сумматора, подается на второй информационный вход накапливающего cyt-iMaTOpa 7.В 5 сумматоре поступившие двоичные числа в прямом и обратном коде последовательно алгебраически складываются, причем знаковый разряд сумгФг должен быть всегда равен нулю,так как сигнал

5Q записи всегда должен предшествовать сигналу считывания и общее количество сигналов должно быть,следовательно J меньше или равно числу сигналов записи.

5S Момент окоача ния выполнения микропрограм1 ы фиксируется сигналом иа входе 14, который инициирует работу блока 9, осуществлякицёго сравнение г. 99 ет собой дизъюнкцию выходов дешифратора, в булевой функции которых сумма сигналов равна 1,2,...,(К-1),К соответственно. Разрешенной i-й комбинацией сигналов записи (считывания ) названа комбинация управлякщих сигналов на входах записи ;(считывания), необходимая для выполнения i-й микрокоманды. Ч11сло таких комбинаций соответствует числу микрокоманд. Дополнительно к классу разрешенных отнесено отсутствие управляющих сигналов записи (считывания/. Все остальные выходы дешифратора. формируе1Ф е по булевым функциям. накаппиванадий сумматор 7.

$10879996

нулем содержимого сумматора 7. Привыводат кодовую комбинацию, в класс

: выполнений названных условий едк-,запрещенных (одновременное пропада{шца через элемент иШ 11 с блока 9 не Bb aeTCR-jia выход 15 в схеме при ритетного прерывания блока управления, что свидетельствует об исправной работе блока ми1фопрограммно го управления. В процес е функционнровання процессора меядцу блоком управления и регистрами, управляемыми им,возможно появление ошибок, состоящих в; пропадании необходимых сигналов управления (записи или считывания) либо в появлении ложшлх, а также в нарушении последовательности формир вания сигналов (т.е. чтение раньше записи). Если появившася ошибка внесением ложного сигнала или потерей действительного выводит получившуюся , комбинации управляющих сигналов чтения или записи в класс запре щеншлх, то сигнал появляется на том выходе дешифратора соответственно 2 или 1, который соединен с входом соответственно (К+1)-го 7 или (К+)-го 16 элемента ШШ. С выхода последних через элемент HJDi выдается на выход 15 сигнал неправильной работы. Если же ошибка не ние действительного и появление ложного сигналов маловероятно), то после окончания микропрограммы блок 9 фиксирует в сумматоре число, отличное от нуля,либо еще до окончания (шкропрограммы в cy a4aторе 7 формируется отрицательное число и в знаковом разряде появляется еданица. В обоих случаях выдается сигнал неправильной работы на выход 15. Аналогачно при нарушении последовательности формирования сигналов в микропрограмме в сумматоре 7 в Качестве промежуточного результата на i-M шаге получается отрицательная сумма, свидетельствующая о том, что сигналов чтения сформировано больше, чем записи., В этом случае со знакового выхода сумматора выдается логическая единица через элемент ИЛИ 11, свидетельствующая о наличии ошибки. Таким образом, расширена область применения устройства контроля для микропроцессорных модулей, обладающих болышм числом регистров и требующих совмещения во времени их ра- . боты для повьшения быстродействия.

б

ш

УСТРОЙСТЮ ДОЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТИ ШКРОКОМАНД, содержащее дешифраторы,входы которых яв ляются входами устройства, элемент 11Ш-1, отли ч ающее ся тем, что,с целью расширения области применения устройства, оно содержит две группы из К+Г элементов ПЛИ (где К - число контролируемых микрокоманд); шифратора,накаппиваКЯФ1Й сумматор, два элемента задержки н блок сравнения с. нулем, причем выходы первого и второго дешифраторов соединены соответственно с входами элементов ИЛИ первой и вто4 vi U .С-ЫЛ рой групп, выходы К элементовИЛИ первой группы через первый шифратор соединены с первым информационным входом накапливанщего сумматора, второй информационный вход которого через,первый элемент задержки соединен с выходом второго шифрaTojpа, входы которого соединены с выходами К элементов ИЛИ второй групгы, вход окончания в кpooпepa ции устройства соединен с запускающим входом блока сравнения с. нулем и через второй элемент задержки с управлякицим входом накапливающего сум матора,/информационный выход котороS го соединен с соответствующим блока сравнения с нулем,а вы(/) С ход знакового разряда - с первым входом элемента ИЛИ, второй вход которого соединен с выходом блока сравнения с нулем, а третий и четч вертый входы - соответствегнно с выходами (К-И)-х элементов ИЛИ первой и второй групп, 1ход элемента 00 ИЛИ является выходом прерывания устЧ ройства. Ф Ф со