Оперативное запоминающее устройство Советский патент 1984 года по МПК G11C9/06 

равления содержит элементы И и элеме ты ИЛИ, выход первого из которых является первым выходом блока, выход второго элемента ИЛИ является вторым выходом блока, первый и второй входы второго элемента ИЛИ подключены к выходам соответственно первого и второго элементов И, первый вход первого элемента И является первым входом блока, первый и второй входы первого элемента ИЛИ 1юдключень1:к выходам соответственно третьего и четвертого элементов И, первый вход третьего элемента подключен к первому входу четвертого элемента И и является вторь1М вхоасял блока управления, второй вход третьего элемента И подключен к вторым входам четвертого и первого элементов И и является третьим входом блока управления, третий вход четвертого элемента И является четвертым входом блока управлв ия, первый вхоц второго элемента И и третий вхоа третьего элемена И яв ляются соответствеяно пятым и шестым входами блока управления, третий вхоа первого элемента И поцключеи к второму входу второго элемента И и является седьмым входом блока управления.

1. ОПЕРАТИВНОЕ ЗАПОМИ- НАЮЩЕЕ УСТРОЙСТВО,содержашее оперативный наксягатепь, адресные входы которогд подключены к выходам мультиплексора ащзесов, одни информационные вхоаы которсаго подключены к выходам регистра адреса и к адресным входам буферного накопителя, выходы которого подключены к одним информационным входам регистра данных, другие информационные входы регистра данных подключены к выходам оперативного накопителя, .управляющие входы которого подключены к соответствукопим выходам пе рвого блока управления, другие информационные входы мультиплексора адресов подключены к выходам группы первого блока управления, первый н второй входы которого являются соответствующими управляющими входами устройства, информационные входы регистра яв- ляются соответствующими входами устройства, один вход буферного накопителя подключен к первому выходу второго блока управления, второй выход которого подключен к первому управляющему входу регистра данных, первый вхьд второго блока управления подключен к соответствующему выходу первого блока управления, втооой управляющий вход регистра данных под,клю.чен к соответствующему ыходу первого блока управления, выход регистра данных является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия, устройство содержит третий блок управлния, мультиплексор данных и элемент ИЛИ, входы которого подключены к соответствующим входам регист1)а адреса, первый выхоц элемента ИЛИ подключен к третьему входу регистра данных и к первому входу третьего блока управления, второй выход элемента ИЛИ подключен к четвертому входу регистра данных, к второ§ му входу третьего блока управления, к третьему входу первого блока управления (/) и к второму входу второго блока управления, третий вход второго блока управС ления подключен к первому выходу третьего блока управления, второй выход которого подключен к соответствующему входу первого блока управления, третий вход третьего блока управления подключен к первому входу первого блока управления, четвертый, пятый, шестой и седьмой 00 00 входы третьего блока управления подключены к соответствующим выходам первого о блока управления, одни информационные 0 входы мультиплексора данных подключео ны к выходам регистра данных, другие информационные входы мультиплексора данных являются информационными входами устройства, управляющий вход мультиплексора данных является третьим управляющим входом устройства, выходы мультиплексора данных подключены к И1 формационным входам оперативного и буферного накопителей. 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что третий блок уп

1X

Изобретение относится к цифровой вычислительной технике и может быть использовано для построения двухуровневой оперативной памяти с повьпЯенным быстродействием.5

Известно оперативное запоминающее устройство, содержащее оперативный и буферный накопитель, блоки адресации, регистры данных и блок управления С1

В качестве оперативных накопителей ю используются МОП интегральные схемы динамической памяти, а в качестве буферного накопителя - биполярные схемы статической памяти.

Недостатком данного устройства является его низкое быстродействие, вызванное необходимостью регенерации динамического накопителя.

Наиболее близким к изобретению является оперативное запоминающее устройст- 20 во, содержащее оперативный накопитель, адресные входы которото подключены к выходам мультиплексора адресов, информационные входы мультиплексора адресов подключены к выходам регистра адре 25 са и к адресным входам буферного накодйтеля,-выходы которого подключены к одним информационным входам регистра данных, другие информационные входы регистра данных подключегал к выходам о оперативного накопителя, управляющие входы которого под1шючены к соответствующим выходам блока управления оперативным накопителем, другие ин9формаш1онные входы адресного мультиплексора подключены к выходам группы блока управления оперативным накопителем, пер-м

вый и второй входы которого являются соответствукшимн управляющими входами устройства, информационные входы адресного регистра являются адресными входами устройства, управляющий вход буферного накопителя подключен к первому выходу блока управления буферным накопителем, второй выход которого подключен к первому управляющему входу регистра информации второй управляющий вход регистра информации подключен к соответствующему выходу блока управления оперативным накопителем, выход регистра информации является информационным выходом устройства С21

Однако известное оперативное запоминающее устройство имеет сравш1телЫ1О невысокое эффективное быстродействие из-за больщого времени цикла работы и необходимости регенерации информации в накопителе на динамических микросхемах МОП-структуры,-, а также из-за трудноо.тей увеличения доли обращений к быстродействующему буферному накопителю котрые связаны с необходимостью осушестт вления динамического распределения данHbix, выражающегося, в частности, в пересортировке и обмене информаютн между уровнями памяти. Кроме того, удлинение времени обращения происходит нз-за временш х. задержек, связанных с копировав нием данных с регистров одного уровня памяти на регистры другого уровня, поacaibKy регистры адресов (Рл) и регистры информации (РИ) являются раздельным и включены в каскад. 11елью изобретения..; является повьь шенве быстродействия оперативного запомннаюшего устройства. Поставленная цель достигается тем, что в оперативное запоминающее устройство, содержащее оперативный н&кописгепь адресные входы которого подключены к выходам адресного мультиплексора адресов, оанн информационные входы мультиплексора ; адресов подключены к выходам регистра адреса и к адресным входам буферного накопителя, выходы которого подключены к одним информационным входам регистра данных, другие информа ционные входы регистра данных подключе ны к выходам оперативного накопшеля, управлякшше входы которого подключены к соответствующим выходам первого блока управления, другие информационные входы мультиплексора адресов подключены к выходам группь первого блока управлеш1Я, первый и второй входы коггорого являются соответствующими управля ющими входами устройства, информационные входь регистра адреса являются соо ветсггвукшшмн входами устройства, один вход буферного накопителя подключен к первому выходу второго блока управления, второй выход которого подключен к первому управляющему входу регистра данных, первый вход второго блока управ ления подключен к соответствукяцему выходу первого блока уг равления, второй управлякядий вход регистра данных подключен к соответствующему выходу первого блока управления, выход регистра данных является информациошшм вых аам устройства, дополнительно введены третий блок управления, мультиплексор данных и элемент ИЛИ, входы которого подключены к соответствующим входам регистра адреса, первый выход элемента ИЛИ подключен к третьему входу регистра данных и к первому входутрет .его блока управления, второй выход элемента ИЛИ подключен к четвертому входу регистра даннь1х, к второму Bxoi-. ду третьего блока управления, к третьему входу первого блока управления и к второму входу второго блока управления, третий вход второго блока управления подключен к первому выходу третьего блока управления, второй выход которого подключен к .соответствующему входу первого блока управления, третий вход третьего блока управления подключен к первому вхоцу первого блока управл ния,четвертый,пятый, шестой и седьмой ВХОДЫ третьего блока управления подклк чены к соответствующим выходам первого блока управления, одни информационные входы к1ультиплексора данных пощшючены к выходам регистра данных, другие информационные входы мультиплексора данных являются информационными входами устройства, управляющий вход мультиплексора данных является третьим-, -управ пяюшнм входом устройства, вы ходы-мул Ьгтиплекссфа данных подашючены к информационным входам оперативного и буфе| ного накопителей. Кроме того, третий блок управления содержит элементы И и элементы ИЛИ, выход первого из которых является первым выходом блока управления, выход второго элемента ИЛИ является вторым выходом блока управления, первый и второй входы второго элемента ИЛИ подключены к выходам соответственно первого и второго элементов И, первы)) вход первого элемента И является первым входом блока, первый и второй входы первого элемента ИЛИ подключены к выходам соответственно третьего а четвертого элементов И, первый вход ф тьего элеме{гта подключен к первому вхоцу четвертого элемента И и является вторым входом блока управления, второй вход третьего элемента И подключен ко вторым входам четвертого и первого элементов И и является третьим входом блока управления, третий вход четвертого элемента И является четвертым входом блока управления, первый вход второго элемента И и третий вход третьего элемента И являются соответственно пятым и шестым входами блока управления, третий вхрц первого элемента И подключен ко второму входу второго элемента И и является седьмым входом блока управления. Введенные изменения позволяют обеспечить совместную работу оперативного и буферного накопителей. Это достигается тем, что в цикле работы оперативного накопителя в части времетш предварительного заряда по входу строба адреса строки нли во время регенерации информации осуществляется обращение к буферноиу накопителю. При атом fe предлагаемой памяти используются особенности микросхем ОЗУ МОП-структуры динамического типа, заключающиеся в следующем. Время цикла работы микросхем, которым определяется время обращения к ОЗУ, складывается из двух составлякядих t дд и tgp где длительность импзтаьса строба строки, atgp- время преаварител него заряца по входу строба ацреса стро ки (RA S ), которое необходимо для восстановления исходных потенциалыаых уровней исхемы перец послецуюшим обращением. Время обычно составляет 70 80% от времени . Оно характер зуется тем, что при записи в течение всего, а при считывании - большей части этого времени выход микросхемы находится в состоянии высокого импеданса. Временные-параметры функционирования микросхем при считывании и записи таковы, что к моменту начала времени tgp регистры адреса и данных могут быть освобождены от считанной или запи сываемой информации (время выборки информации при счятьгеании примерно равно ), При регенерации информации рабо- чие регистры адреса и данных не участвуют, так как она осуществляется в вьшускаемых в настоящее время отечественной промышленностью микросхемах от специальных внешних схем. На фиг. 1 представлена блок-схема предлагаемого оперативного запоминающего устройства; на фиг. 2 - временная диаграмма основных сигналов, поясняющая совмещение работы обоих накопителе на фиг.3-5 - электрическая принципиальнъя схема устройства. Оперативное запоминающее устрййство содержит буферный накопитель 1, блок 2 управления буферным накопителем, . оперативный накопитель 3 динамического типа; мультиплексор 4 адресов, блок 5 управления оперативным накопителем, регистр 6 адреса, регистр 7 данных, элемент ИЛИ 8, мультиплексор 9 даши.1Х и блок 10 управления совместной работы накопителей, управляющий вход 11 (запись/чтение), выход 12 блока 5, выход 13 блока 2, информационные входы 14 устройства, выходы 15 регистра 7, ут1рг1вля1кщий вход 16 устройства, адрес ные входы 17 устройства, входы 18 регистра 6, выходы 19 и 2О элемента 8, вход 21 блока 10, управляющий вход 22 устройства, вход 23 регистра 7, выходы 24 и 25 блока 5,/ выходы 26 реластра 6, адресные входы 27 накопителя 3, выходы 28 и 29 блока 5, входы 30 блока 2, выходы 31 накопртеля 1, выходы 32 накопителя 3, выходы 33 бл ка 2, выход 34, выходы 35 блока 5, вход 36 мульт1шлексора 9, вход 37 блока 5, входы 38 мультигошксора 9, информационные выхощ 39 устройства, временный узел 40, элемент И 41, выход 42 блока 5, триггерный узел 43, Триггер 44, выход триггера 44, элемент И 46, временный узел 47, триггер 48, узел 49 регенерации, триггер 5О, узея 51 управления, элемент И 52, выход 53 блока 10, триггер 54, элемент И 55, элемент И 56 и триггер 57. Возможны следующие режимы работы устройства: считывание или з&пись информации из (в)оперативного накопителя и запись или считывание в (из) (буферный накопитель) до окончания цикла устройства, и регенерашм информации в оперативном накопителе и одновременное считывание или запись из (в) буферный накопитель. Введём обозначения: 2 слов - общая информационная емкость ОЗУ, 2 словемкость буферного накопителя, тогда 2 - 2. слов - емкость оперативного накопителя. Режимы записи информации в ЗУ или чтения из ЗУ определяются подачей от процессора управляющих сигналов логической 1 или логического О (фиг.2), поступающих на вход 11 и в блок 5, осуществляющий управление оперативным накопителем и регенерацией информашш с выхода 12 в блок управления. Соответственно сигналы ЗП/ЧТ поступают в накопитель 3 с выхода 12 и накопитель 1 с выхода 13. В режиме записи (ЗП) на информационные входы накопителей 1 и 3 через мультиплексор 9 с выходов 38 npixoдит записываемь1Й (перезаписываемый) код информахши либо от регистра процессора со входов 14, либо от регистра 7 с выходов 15 в зависимости от того, логическая 1 шш логический О приходят от процессора на управляющий вход 16, При обращении к памяти (ЗП/ЧТ) от процессора ,на входы 17 поступает код адреса (фиг,2) на регистр 6 -адреса. С выхода регистра на входы элемента ИЛИ 8 подается код старщих (п.- m ) разрядов. Если при этом хотя бы один из (л -т ) разрядов решстра будет находиться в состоянии логической 1, то элемент 8 формирует уровень логической 1 на прямом, и уровень лоического О на инверсном выходе, что разрешает обращение к наксяштелю 3 и апрещает к накопителю 1. Эти уровни с выходов 19 и 20 управляют поступленвим записываемой информации (фиг. 2) в накопитель 3 или 1 и непосредственно считываемой информации из накопителя 3 с выходов 32 или из накопителя 1 с вы ходею 31. Запрет на обращение к буферному накопителю (ЗП или ЧТ) определяется тем что логический О с инверсного выхода, воздействуя с выхода 2О на блок 2 управления, не позволяет сформировать разрешающего сигнала на запись (ЗП), поступающего с выхода 13 в накопитель 1, и сигнал СТРОБ ЧТ при чтении, по ступающего с выхода 33 в регистр 7. Обращение к оперативному накопителю инициируется сигналом ВБР (фиг. 2), поступающим на вход 22 (фкг. 1,3) от процессора, посредством запуска времен ного узла 4О (фиг.5) блока 5 управления через элемент И 41 блока 10 управ ления. .В этом случае в режимах чтения и записи блокрм 5 формируются сигналы строба строк (фиг.2) столбцов и приема считанной информации (СТРОБ ЧТ) в режиме чтения, которые поступают соответственно с выходов 24, 25 и 42 на входы RA5 |, CAS микросхем накопителя 3 и вход регистра 7. Сигналы строба строки и столбца, форгхшруемые тргп герным узлом. 43 &ю ка 5(фиг.5) разрешают установление кода адреса внутри накопителя, подаваемого от мультиплексора 4 на входы 27, При этом в цикле работы ОЗУ в мультиплексор с выхода 28 от триггерного узла 43 приходит управляющий сигнал, разрешающий прохождение кода от регист ра 6 адреса с выхода 26 и запрешакяхшй прохождение кода адреса регенерации с выхода 29. Если при обращении к памяти ни один из ( 1 - т) старших разрядов регистра адреса не будет находиться в состоянии логической , то картина получается обратной: элемент ИЛИ 8 формирует ло. гический О на прямом, и логическую на инверсном выходах, т.е. разрешает обращение к накопителю 1 и запрещает - к накопителю 3. Рассмотрим совмещение работы ступеней памяти, т.е. обращение к буфер ному накопителю 1 в части цикла работы оперативного накопителя 1 и во врем регенерации информации в нем. Предположим, произошло обращение к накопителю 3, осуществление которого описано выще. Обращение к накопителю 1 например считьтванием, в цикле работы накопителя 3 становится возможным только после окончания сигнала строба строки (фиг. 2)1 При установлении кода адреса накопителя 1 (второй импульс поз. 18, фиг.2) с выхода 20 от элеме1гга 8 и от триггера 44 (фиг.5) формирования строба KAS , с выхода 45 поступают разрешения в трехвходовой элемега- И 46 блока 10 на прохождение сигнала ВБР (второй импульс П03.21, фиг.2). В результате на выходе блока 10 формируется сигнал, который поступает на вход 30 во временной узел 47 (фиг.4) блока 2. Узел 47 совместно с триггером 48 вырабатывает сигнал СТРОБ ЧТ на выходе 33, являющийся сигналом приема считанной информации от БЗУ (через шины 31) на регистр 7. Совмещение процесса регенерещии с циклами обращения к буферному накопителю осуществляется следующим образом. Процесс регенерации происходит по сигналу ЗАПРОС РЕГ (поз.34, фиг.2), который формируется счетчиком СТ РЕРузла регенерации 49 блока 5 (фиг.5). Коды адресов, по которым осуществляется регенерация, вырабатываются счетчиком адресов регенерации СТАР и подаются с выходов 29 в мультиплексор 4 ащзеса. Сигнал ЗАПРОС РЕГ (поз.34, рис.22 ),запоминаясь в триггере50 (фиг.5) узла управления 51 блока 5, поступает с выхода 35 на элемеииг И 52 блока 10, выходной сигнал которого запускает с выхода 53 развертку временного узла40 и устанавливает триггер 54 узла 43 блока 5 в состоя1ше логической . Разрешающие сигналы: логическая с прямого выхода триггера с выхода 28 и управляющий,сигнал от элемента 8 с выхода 20 подаются на элемент И 55 элемента 10, В результате ВБР (четвертый импульс ПОЗ;21, фиг.2) через вход 22 (фиг. 1 и 3), пройдя элемент И 55, поступает, как и в прецыаушем случае.чб- рез вход ЗО в блок 2, в котором на Tprav гере 48 формируется сигнал приема (СТРОБ ЧТ) считанной из накопителя 1 информации. . Этот сигнал подается на регистр 7 с выхода 33. Таким образом, осуществляется одновременно регенерация информации в оперативном накопителе и процесс , считывания из буферного накопителя. В режиме записи (одновременно с процессом регенерации) сигнал приема информации не вырабатывается, от элеме та И 56 блока 2 с выхода 13 поступает

сигнал рвэрешеяия яа запись в накопитель 1, нее установлеиный на регист ре 7, или кода внформаови с выхооов 14 от хфоцессора в зависимости от управпяк шего сигнала УПР ЗП (поэ. 36, фиг.2), постулаюшего на мупьтшшексор 9, на вход 36.

На фиг. 2 управляющие сигналы ЗАНЯТО БЗУ и-ЗАНЯТО ОЗУ, формируемые соответственно на триггерах 44 и 57 блока 5, показывают возможность совмещенных обращений к накопителям кроме времени зяи (фиг. 2).

Предлагаемая буферизованная опера- , тивная память и описанные-ее работы могут наЛти широкое применение в миниЭВМ и специальных устройствах, где требуется многофункциональная быстродействующая память с быстрой пересортировкой и пересылкой данных из одного. ее адреса или уровня в другой адрес ЕЛИ уровень.

Повышение быстродействия устройства достигается сжатием цикла работы оперативного накопителя благодаря совмещению шошов работы накопителей и процесса регенерации информашга с рабочими циклами буферного шкопв теля.

CM

«i I

фиг.