Резервированное устройство Советский патент 1984 года по МПК H05K10/00 G06F11/18 

Изобретение относится к вычислитель ной технике и может использоваться в цифровых вычислительных системах раз личного назначения. Известен вычислительный комплекс, содержащий однотипные вычислительные машины, разбитые на функциональные секции, блок сопряжения, взаимосвязанный с указанными секциями f1 1. Недостатком комплекса является то что он не содержит средств, определя щих различную реакцию комплекса на сбои и отказы; что может привести к быстрому исчерпанию резерва устрой ства. Известно также трехканальное мажоритарно-резервированное устройство содержащее взаимосвязанные мезкду собой функциональные блоки, мажоритарные элементы, блоки задания режимов обмена, состоящие из элементов ИЛИ, НЕ, И, дешифратора, регистра задания режимов обмена и регистра задани номера секции 12 3. Недостатком этого устройства также является то, что оно не содержит средств, определяющих различную реак цию устройства на сбои и отказы. Наиболее близким техническим решением к предлагаемому является резе вированная система, содержащая однородные электронные вычислительные машины (ЭВМ) (функциональные блоки), мажоритарный элемент, вентиль блокировки мажоритарного элемента, к упра ляющему входу которого подсоединен блок подсчета числа отказавших ЭВМ (блок подсчета сбоев), а к выходу схемы сравнения, вентили блокировки выходов ЭВМ, управляющие входы которых подсоединены к выходам схем срав нения, блоки подсчета числа сбоев, входы которых подсоединены к схемам сравнения, а выходы - к управляющим входам вентилей блокировки выходов ЭВМ, и блоки обмена, входы которых подсоединены к выходу вентиля блокировки мажоритарного элемента, выходы которого подсоединены к входам запом нающих устройств ЭВМ,а управляющие входы блоков обмена подсоединены к вьосодам схем сравнения t 3 . Недостатком этой системы является ее пониженная надежность вследствие того, что подсчет сбоев осуществляет ся для ЭВМ в целом, а не для состав,ных ее функциональных секций (например, для модулей запоминающих уст-. ройств). При этом суммируются сбои разноименных секций ЭВМ и отказ фиксируется по переполнению счетчика сбоев, которое может произойти при единичных сбоях: нескольких секций, не приводящих к отказу ЭВМ. Таким образом, в описанной системе производится преждевременная фиксация отказа ЭВМ и, как следствие быстрое исчерпание резерва системы. Цель изобретения - повьшение на-;дежности за счет посекционного подсчета числа сбоев. Поставленная цель достигается тем, что резервированное устройство, содержащее блок сравнения, управляемый мажоритарный блок и в каждом из трех каналов резервируемый блок, к выходу которого подключен вход блока контроля, и блок подсчета сбоев, выход уп-. равляемого мажоритарного блока соединен с выходом устройства, информацион- ные входы - с выходами резервируемых блоко, адресные входы которых соединены с адресным входом устройства, содержит регистр эталонов, а в каждом иэ трех каналов блок памяти конфигураций, блок памяти сбоев, формирователь адресов, дешифратор, первые и вторые элементы И и ИЛИ, выход блока контроля соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом переполнения блока подсчета сбоев, а выход первого элемента ИЛИ соединен с информационным входом блока памяти конфигураций, выход которого соединен с первым входом первого элемента И, с управляющим входом управляемого мажоритарного блока и с соответствующим первым входом блока сравнения, вторые входы, которого соединены с выходами регистра эталонов, а выход - с входом запрета записи блока памяти конфигураций и с вторым входом первого элемента И, выход которого соединен со счетньм входом блока подсчета сбоев, информационный вход которого соединен с выходом блока памяти сбоев, информационный вход которого соединен.;, с информационньм выходом блока подсчета сбоев, выход дешифратора связан с адресными входами блока памяти конфигурации и блока памяти сбоев, а вход - с выходом второго элемента ИЛИ, первый вход которого соединен с адресным входом устройства, второй вход - с выходом второго элемента И, первьй вход которого соединен с синх ровходом устройства, а второй вход с выходом формирователя адресов, вхо которого соединен с выходом блока па мяти конфигураций. На фиг.1 изображена блок-схема резервированного устройства; на фиг. схема управляемого мажоритарного бло ка. Резервированное устройство содержит три канала 1-3, управляемый мажоритарный блок 4, блок 5 сравнения и регистр 6 эталонов. Каждый канал 1(2,3) содержит резервируемый блок 7 блок 8 памяти конфигураций, блок 9 памяти сбоев, дешифратор 10, блок 11 контроля, блок 12 подсчета сбоев, формирователь 13 адресов (включающий Счетчик импульсов), первый 14 и второй 15 элементы И, первый 16 и второй 17 элементы ИЛИ. Устройство так же содержит синхровход 18, адресный вход 19 и выход 20. Мажоритарный блок содержит элемент ИЛИ 21, элементы И 22-27, эле,менты НЕ 28-30, элемент И-НЕ 31, мажоритарный элемент 32, элемент И 33 и элемент НЕ 34. Блок 11 контроля может быть вьтол нен, например, в виде схемы контроля по модулю два. Блоки 8 и.9 могут быт выполнены в виде электронной памяти, каждая ячейка которой соответствует одной секции блока 7. В качестве блока 12 может быть использован счет чик. Устройство работает следугацим образом. Начальное состояние всех ячеек блока 8 - единичное, а состояние ftno ка 9, счетчиков 12 и 13 - нулевое Пусть время решений задач, выполняемых блоком 7, разбито на последовательность тактов. Контроль работы се ций блока 7 осуществляется оперативно блоком 11 с записью результатов контроля через элемент ИЛИ 16 в ячей ку блока 8, соответствующую той секц блока 7, информация которой появляет ся в момент контроля на выходе блока 7. Норме контроля соответствует н левой уровень сигнала на выходе блок 11. При записи в блок 8 на другом входе элемента ИЛИ 16 - О, а на выходе блока 5 - разрешающий потенциал (1). Адрес ячейки блока 8 задается дешифратором 10, дешифрирующим адрес секции, поступающий с адресного входа 19 устройства (показан один из разрядов адреса) на входы блока 7 и через элемент ИЛИ 17 на вход дешифратора 10. Обработка результатов контроля производится по импульсу на входе 18 в свободное время .от решения задач в такте. При этом содержимое формиро- . вателя 13 (на чертеже показан один из его выходных разрядов) поступает через элемент И 15 и элемент ИЛИ 17 на входы дешифратора 10, который на своих выходах формирует адрес секции, заданной формирователем 13, при этом на выходе блока 8 появляется одноразрядный код конфигураций, единичное , (нулевое) значение которого указывает на неисправность (исправность) соответствующей секции по результатам контроля, осуществляемого блоком 11. На выходе блока 9 появляется код, соответствующий содержимому ячейки, хранящей количество сбоев секции. Этот код поступает в блок 12 и суммируется в нем с сигналом неисправности секции, поступающим через элемент И 14 с выхода блока 8. Суммирование производится при формировании разрешающего сигнала (1) на выходе блока 5. Этот разрешающий сигнал вырабатывается в том случае, если выходной трехразрядный код конфигураций трех каналов 1-3 не равен ни одному из эталонов, хранящихся в регистре 6. Эталонными кодами являются коды 011 101, 110, т.е разрешающий сигнал (сигнал несравнения) на выходе блока 5 вырабатывается в том случае, если обнаружена неисправность только одного канала. При неисправности (сбое или отказе) одного из каналов 1-3 реконфигурацию устройства можно не производить, так как защита от такой неисправности достигается автоматически за счет мажоритирования информации на управляемом мажоритарном блоке 4. Если обнаружена неисправность двух каналов, то разрешающий сигнал на выходе блока 5 не формируется, запись в блок 8 запрещается и элемент И 14 не срабатывает. Он не срабатывает также при отсутствии обнаружения неисправности блоками 11 каждого из каналов (в этом случае выход блока 8 памяти конфигураций ра вен О). S110 При несрабатывании элемента И 14 код из блока 9 суммируется с О и переписьйается из блока 12 в блок 9. На выходе переполнения блока 12 при этом нулевой сигнал, и в блока 8 записывается информация отка за секции. При отсутствии обнаружений йейсправности (О на выходе блока 8) содержимое формирователя 13 увели Ывается на единицу, и в следующем . также будет производиться пoдcчet сбоев для следующей секции. При переполнении формирователя 13 в нем устанавливается номер первой по счет секции. При обнаружении неисправности сек ции изменения номера Ьекции не проис ходит и в следующем такте производит ся анализ сбоев этой же секции. Это позволяет быстрее определять секции, в которых произошли постоянные ОТКЙЗ Блок 4 (фиг.2) работает следующим образом. При подаче на его управляющие BJto ды комбинаций сигналов 000, , 010, 100, на выходе элемента 32 и элемента И 33 - код О, элeмeнtы И 22-24 не срабатывают, а через элемент НЕ 34 разрешено срабатывание элементов И 25-27. При этом на выходе элемента ШШ 21 фopмиpyetcя мажор тированная информация. При подаче на управляющие входы блока 4 комбинации 111 срабатывает элемент И-НЕ 31, на его выходе и на выходе элемен та И 33 формируется код О и блок 4 работает аналогично описанному. При подаче на управляющие входы блока 4 комбинации сигналов 011 (101, 110) на выходах элемента И-НЕ 31, .мажоритарного элемента 32 и элемента И 33 формируется код 1, что разрешает срабатьгоание элементов И 23-24 по второму входу И через элемент НЕ 34 запрещает срабатьшание элементов И 25-27. При подаче кода 011 (101,110) на вьпсоде элемента НЕ 28 (29,30) формируется код 1 и разрешается срабатьгоание элемента И 22 (23,24) срабатывание элементов И 23,24 (22,24, 22,23), при этом запрещено кодов О с выходов элементов НЕ (28,30, 28,29). В результате на выход элемента И 22 (23,24), элемента ИЛИ 21 и выход блока 4 поступает код с третьего (второго, первого) информационного входа. Из описания работы всего устройства видно, что устройство обеспечивает анализ не более одного сбоя одной секции в каждом такте. Это позволяет защититься от быстрого исчерпания резерва устройства при увеличенном потоке сбоев. Если все же такое исчерпание резерва будет происходить (оно вьфажается в установке кода конфигураций 111 до того, как устройство перестанет быть работоспособным), то увеличением времени между последовательными подачами сигнала на вход 18 можно без изменения структуры устройства добиться дополнительной защиты от быстрого исчерпания резерва. Таким образом, в предлагаемом устройстве исключается преждевременная фиксация отказа резервируемого блока и осуществляется защита от быстрого исчерпания резерва, что значительно повьш1ает надежность работы всего устройства.

i

РЕЗЕРВИРОВАННОЕ УСТРОЙСТВО, содержащее блок сравнения, управляемый мажоритарный блок и в каждом из трех каналов резервируемый блок, к ВЬКОДУ которого подключен вход блока контроля, и блок подсчета сбоев, выход управляемого мажбритарного блока соединен с выходом устройства, информационные входы - с выходами резервируемых блоков, адресные входы которых соединены с адресным входом устройства, отличающееся тем, что, с целью повышения надежности устройства, оно содержит регистр эталонов, а в каждом из трех канйлов блок памяти конфигураций, блок памяти сбоев, формирователь адресов, дешифратор, первые и вторые элементы И и ИЛИ, выход блока контроля соединен. с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом переполнения блока подсчета сбоев, а выход первого элемента ИЛИ соединен с информационньм входе блока памяти конфигураций, выход которого соединен с первьм входом первого элемента И, с управляющим входом управляемого ма жоритарного блока и с соответствующим первым входом блока сравнения, вторые входы которого соединены с выходами регистра эталонов, а выход - с входом запрета записи блока памяти конфигураций и с вторым входом первого элемента И, выход которого соединен со счетным § входом блока подсчета сбоев, информационный вход которого соединен с выО) ходом блока памяти сЬоев, информационный вход которого соединен с информационным выходом блока подсчета сбоев, выход дешифратора связан с адресными Q входами блока памяти конфигураций и блока памяти сбоев, а вход - с выходом второго элемента ИЛИ, первьй вход которого соединен с адреснм входом устройства, второй вход - с выходом llNp второго элемента И, первый вход которо-|С2) го соединен с синхровходом устройст- (JJJ) ва, а второй вход - с выходом формиро-QQ вателя адресов, вход которого соедине с выходом блок;, памяти конфигураций.