Цифровой синтезатор частот Советский патент 1984 года по МПК H03B19/00 

Изобретение относится к радиотех нике и может использоваться в радио приемных и передающих устройствах в качестве синтезатора частот, а также в измерительной технике для получения частот с малыми уровнями побочных колебаний. По основному авт.св. № 843157 известен цифровой синтезатор частот содержащий последовательно соединен ные опорный генератор, элемент блокировки и счетчик по модулю М , а также вычислитель и последователь но соединенные делитель частоты и накопитель, один выход которого соединен с управляющим входом элемента блокировки, при этом вход делителя частоты соединен с выходом опорного генератора, а первый и второй выходы вычислителя соединены соответственно с управляющим входом счетчика по модулю М и другим входо Накопителя, причем между выходом опорного генератора и тактовым входом накопителя включены последовательно соединенные блок управления фазой, формирователь импульсов и блок выделения импульсов, управляющий вход которого подключен к выходу счетчика по модулю N , а другой вход блока управления фазой соединен с другим выходом накопителя til . Однако на спектральную чистоту выходных колебаний в известном цифровом синтезаторе частот влияет разрешающая способность блока выделения импульсов. При малом фазовом сдвиге между импульсами на выходе счетчика по модулю V и формирователя импульсов блок выделения импульсов не успевает выделить ближайший требуемый импульс, а про пускает на выход следующий импульс Это приводит к неравномерной расстановке выходных импульсов и к появлению побочных составляющих, т.е. к ухудитению -спектральной чисто ты выходного сигнала. Цель изобретения - повьлшение спектральной чистоты. Для этого Б цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, элемент блокировки и счетчик по модулю N , а также вычислитель и последов тельно соединенные делитель частоты и накопитель, один выход которого соединен с управляющим входом элеме та блокировки, при этом вход делите частоты соединен с выходом опорного 1енера-гора, а первый и второй выход вычислителя соединены соответствен с управляющим входом счетчика по модулю N и другим входом накопител причем между выходом опорного гене ра-гора и тактовым входом накопител . включены последовательно соединенные блок управления фазой, формирователь импульсов и блок выделения импульсов, управляющий вход которого подключен к выходу счетчика по модулю N , а другой вход блока управления фазой соединен с другим выходом накопителя, выход счетчика по модулю N соединен с управляющим входом блока выделения импульсов через введенные последовательно соединенные первый элемент И и элемент ИЛИ, между выходом (N импульса счетчика по модулю N и вторым входом элемента ИЛИ введены последовательно включенные второй элемент И и блок задержки, при этом вторые входы первого и второго элементов И подключены соответственно к инверсному и неинверсному выходам старшего разряда накопителя. На чертеже представлена структурная электрическая схема предлагаемого цифрового синтезатора . Цифровой синтезатор частот содержит опорный генератор 1, блок 2 управления фазой, элемент 3 блокировки, делитель 4 частоты, формирователь 5 и лульсов, блок 6 выделения импульсов, счетчик 7 по модулю Н , накопитель 8, вычислитель 9, первый элемент И 10, второй элемент И 11, элемент ИЛИ 12, блок 13 задержки. Блок 13 задержки может быть выполнен, в частности, в виде двух соединенных последовательно ждущих мультивибраторов, срабатывающих от заднего фронта импульса. Первый мультивибратор вырабатывает импульс, длительность которого равна величине з.адержки. Второй мультивибратор формирует выходной импульс заданной длительности. В качестве накопителя 8 может использоваться накапливающий сумматор, включающий сумматор и элементы памяти . параллельный регистр). В качестве счетчика 7 по модулю М может использоваться, например, кольцевой счетчик на 7 -триггерах, а в качестве его основного выхода и дополнительного выхода ( импульса следует использовать выходы двух соседних Ti-триггеров. . Цифровой синтезатор частот работает следующим образом. В вычислителе 9 происходит вычисление отношения полиномов частот опорного генератора 1 и-требуемой выходной частоты. Код целой части этого отношения подается, на управляющий вход счетчика 7 по модулю N , а код дробной части - на накопитель 8, в котором организуются управляющие сигналы, на элемент блокировки 3 и на. блок 2 управления фазой. Выходной сигнал с блока 6 выделения импульсов тактирует накопитель 8. Каждый импульс, поступающий на тактовый вход накопителя 8, увел число, хранящееся в его памя ти и зафиксированное на его первом выходе на величину, определяемую кодом на его информационном входе, соединенном с вычислителем 9. Гармонический сигнал опорного генератора 1 поступает также на бло 2 управления фазой, где по команде накопителя 8 сдвигается по фазе на необходимую величину. Блок 2 управления фазой изменяет фазу входного сигнала в зависимости от кода, поступающего от накопителя 8, при этом максимальный сдвиг 2 зг соответствует максимальному коду логическим единицам во всех разряда При переполнении накопителя 8 возникает сигнал на его втором выходе (выходе переноса). По этой команде элемент блокировки 3 исключает один входной импульс, что также соответствует сдвигу входной последователь ности на 23V/ но уже по другой ветви Блок 6 выделения импульсов, как и любая цифровая схема, обладает конечным быстродействием to. Для правильной работы блока 6 импульс на его управляющем входе должен опережать выделяемый импульс, посту пающий на его вход, на время Таким образом, необходимо обеспече ние двойного неравенства Та д-t -DO , где TO - период опорной частоты. В то же время задержки между импульсами на выходах счетчика 7 и формирователя 5 импульсов (л-Ь) связан с фазовым сдвигом соотношением TO и колеблется в преде лах от О до- То . Следовательно, непосредственное управление блоком 6 с выхода счетчика 7 приводит к сбоям в тех случаях, когда ,i Решение возникшего противоречия возможно благодаря тому, что код д известен с опережением на такт - э код на первом выходе накопителя 8. Например, при 1:: 0,25 То в качестве инверсного выхода накопителя , 8 используется инверсный выход старшего разряда, а в качестве неинверсного выхода - прямой выход старшего разряда. Таким образом, сдвинутый по фазе сигнал поступает через формирователь 5 импульсов на блок 6 выделения импульсов , где по команде со счетчика 7 по модулю N пропускается на выход один импульс. До тех пор, пока требуемый фазовый. cдвигд(():S/иными словами ui/0,5 TQ) в старшем разряде кода. Накапливающегося в накопителе 8, логический О, на инверсном выходе - логическая 1, на неинверсном выходе - логический О. Элемент И 10 открыт, а элемент И 11 закрыт. Через открытый элемент И 10 и через элемент ИЛИ 12 (Ыд -|)-й импульс с дополнительного выхода счетчика 7 проходит на управляющий вход блока 6 вьеделения импульсов . При этом выделяемый импульс на входе блока б появляется через время To-(u.t -t-e). Так как гАл TCJ , то выбрав задержку в блоке 13 задержки, равную 0,6 Т,получают Ai 0,4 Тд,, что также превышает собственную задержку блока 13 задержки. Таким образом, при любом фазовом сдвиге сигнал на управляющем входе блока б опережает появление выделяемого импульса по крайней мере на 0,4 TO , что превышает принятое запаздывание в блоке 6 СО, 25 Т). Поскольку фронты управляющих и выделяемых импульсов расположены во времени достаточно далеко один от другого, блок б выделения импульсов работает без сбоев. На выходе цифрового синтезатора частот формируется равномерная последовательность импульсов, в которой исключены случайные нарушения равномерности расстановки импульсов, что обеспечивает значительное повышение спектральной чистоты выходного сигнала по сравнению с известным устройством.

ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ по авт.св. 843157, отличающийся тем, что, с целью повышения спектральной чистоты, выход счетчика по модулю N соединен с управляющим входом блока выделения импульсов через введенные последовательно соединенные первый элемент И и элемент ИЛИ, между выходом (V)-lVro импульса счетчика по модулю М и вторьам входом элемента ИЛИ введены последовательно включенные второй элемент И и блок задержки, при этом вторые входы первого и второго элементов И подключены соответственно к инверсному и неинверсному выходам старшего разряда накопителя. со м S5 ь