Реверсивный преобразователь двоичного кода в двоично-десятичный Советский патент 1985 года по МПК G06F5/00 

пы, вторые входы которых соединены с выходами двоично-десятичного сумматора, выходы элементов И пятой и шестой групп соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходы которых соединены с входами буферного регистра, выходы которого соединены с второй группой входов схемы сравнения.

РЕВЕРСИВНЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий двоичный регистр, шифратор десятичных эквивалентов, двоичнодесятичный сумматор, двоично-десятичный регистр, генератор импульсов, распределитель импульсов, элемент ИЛИ, первый и второй элементы И, элемент НЕ, схему сравнения, четыре группы элементов И, первые входы элементов И первой, второй и третьей групп соединены с соответствующими выходами распределителя импульсов, вторые входы элементов И первой группы соединены с выходами двоичного регистра, входы которого соединены с выходами элементов И второй группы и с входами двоичного числа преобразователя, вторые входы элементов И второй группы соединены с выходом первого элемента И, с первым входом элемента ИЛИ, второй вход которого через элемент НЕ соединен с первым входом задания режима преобразователя, с первыми входами первого и второго элементов И и с вторыми входами элементов И третьей группы, выходы которых соединены с входами шифратора десятичных эквивалентов, выходы которого соединены с первой группой входов двоично-десятичного сумматора, вторая группа входов которого соединена с выходами двоично-десятичного регистра, а выходы двоично-десятичного сумматора соединены с первой группой входов схемы сравнения и первыми входами элементов И четвертой группы, вторые входы которых соединены с выходом элемента ИЛИ, а выходы элементов И четвертой группы соединены с входами двоично-десятичного регистра, вход распределителя импульсов соединен с выходом генератора импульсов, вход сброса которого соединен с выходом старшего разряда распределителя импульсов, а вход запуска (Л с выходом второго элемента И, вторые входы первого и второго элементов И соединены соответственно с выходами Больше и Равно схемы сравнения, выходы элементов И первой группы соединены с входами шифратора десятичных эквивалентов, отличающийс я тем, что, с целью расширения ;о ю функциональных возможностей путем обеспечения вычисления процентного отношения двоичных чисел, в него введены буферный регистр, пятая и шессо тая группы элементов И, группа элементов ИЛИ и третий элемент И, первый вход которого соединен с вторьм входом задания режима преобразователя, вход двоично-десятичных чисел которого соединен с первыми входами элементов И пятой группы вторые входы которых соединены с первым входом задания режима преобразователя и с вторым входом третьего элемента И, выход которого соединен с первыми входами элементов И шестой груп

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при постро ении преобразователей кодов чисел, а также в аппаратуре.допускового контроля и автоматического слежения за двоично-кодированными параметрами сигналов. Целью изобретения является расширение функциональных возможностей устройства путем обеспечения вычисления процентного отношения двоичных чис ел. Сущность изобретения заключается в том, что помимо преобразований двоичного кода в двоично-десятичный и обратно, которые состоят в том, что последовательно суммируются дво ично-десятичные эквиваленты тек разрядов двоичного кода, гДе имеет место код единица, обеспечивается ещ и вычисление процентного отношения кодов двоичных чисел согласно равен ству A-IOO Л--(00 На чертеже представлена функциональная схема предлагаемого реверсивного преобразователя двоичного кода в двоично-десятичный. Преобразователь содержит двоичный регистр 1, шифратор 2 десятичных эквивалентов, двоично-десятичный сумматор 3, двоично-десятичный регистр 4, распределитель 5 импульсов схему 6 сравнения, входы 7 двоичнодесятичного числа, первый вход 8 задания режима, генератор 9 импульсов, первый элемент И 10, второй эле мент И 11, элемент ИЛИ 12, элемент НЕ 13, входы 14 двоичного числа, пер вую, вторую, третью и четвертую груп пы элементов И 15-18, буферный регистр 19, пятую группу элементов И 20, третий элемент И 21 и второй вход 22 задания режима, шестую группу элементов И 23, группу элементов ИЛИ 24. Преобразователь работает в трех режимах. В режиме 1 обеспечивается преобразование двоичного кода в двоично-десятичный, в режиме 2 - преобразование двоично-десятичного кода в двоичный и в режиме 3 - вычисление процентного отношения двоичных чисел. В )ежиме 1 на первьй и второй входы 8 и 22 подается нулевой потенциал. Через входы 14 в двоичный регистр 1 записывается код преобразуемого двоичного числа. Затем включается генератор 9 импульсов. Первый импульс с первого выхода распределителя 5 импульсов опрашивает старший разряд двоичного регистра 1. При единичном значении разряда сигнал поступает на вход шифратора 2 десятичных эквивалентов, с выходов которого десятичный эквивалент старшего разряда заносится в двоично-десятичный сумматор 3. Следующий импульс с второго выхода распределителя 5 импульсов опрашивает следующий разряд регистра 1 и при наличии в нем единицы сигнал с выхода элемента И из группы 15 поступает на вход шифратора 2 десятичных эквивалентов, С выходов последнего десятичный эквивалент второго разряда поступает в сумматор 3, где суммируется с предыдущим значением и т.д. После опроса всех разрядов импульс с выхода распределителя 5 выключает генератор импульсов. Результат преобразования двоичного кода в двоично-десятичный хранится в сумматоре 3. В режиме 2 на вход 8 подается единичный потенциал, а на вход 22 - нулевой потенциал. На входы 7 подается 311 потенциальный двоично-десятичный код преобразуемого числа, триггеры регистра 1 устанавливают в нуль. Затем включается генератор 9 импульсов и импульс с первого выхода распределителя 5 импульсов через открытый элемент И из группы 17 поступает на шифратор 2 эквивалентов, с выхода которого на сумматор 3 поступает двоично-десятичный эквивалент старшего двоичного разряда. Если код на входах 7. равен коду, поступающему с сумматора 3, сигнал с выхода равенства схемы 6 сравнения выключает генератор 9 импульсов. Если код на входах 7 больше кода, поступающего с сумматора 3, то открыты элементы И 18 четвертой группы, элемент И старшего разряда в группе 16. По окончании первого тактового импульса в двоично-десятичный регистр 4 записывается десятичный эквивалент старшего двоичного разряда и единица в старший разряд двоичного регистра 1. Если код на входах 7 меньше кода, поступающего с выходов сумматора 3, то регистр 4 и регистр 1 после первого такта не изменяют своих значений.Второй тактовый импульс через открытый элемент И из группы 17 поступает на следующий вход шифратора 2 эквивалентов, с выходом которого на сумматор 3 поступает десятичный эквивалент следующего двоичного разряда. С выходов сумматора 3 на схему 6 сравнения поступает сумма эквивалента второго разряда и содержимого регистра 4. Если код суммы равен коду на шинах 7 то сигнал со схемы 6 сравнения выклю чает генератор 9 импульсов. Если код на входах 7 больше кода, поступающего с выходов сумматора 3, то открыты элементы И из группы 18 и элементы И из группы 16. По окончании второго тактового импульса в двоично-десятичный регистр 4 записывается упомянутая сумма и единица во второй разряд регистра 1. В противном случае содержимое регистра 4, сумматора 3 и регистра 1 не изменится и т.д. Таким образом, после выключения генератора 9 выходным сигналом распределителя 5 импульсов (или ренее) в регистре 1 будет содержаться двоичный эквивалент преобразуемого двоично-десятичного числа. Результат преобразования двоично-десятичного кода в двоичный хранится в регистреLlj. 3 Быстродействие устройства при прямом и обратном преобразовании остается одинаковым, поскольку число тактов работы устройства в обоих режимах равно числу разрядов преобразуемых чисел. В режиме 3 на входы 8 и 22 подается нулевой потенциал. Через входы 14 в двоичный регистр 1 записывается двоичный код числа А, преобразуемого в процентное отношение. Затем включается генератор 9 импульсов. Первый импульс с первого выхода распределителя импульсов опрашивает стар1Ш1й разряд преобразуемого кода двоичного регистра 1. При единичном значении разряда сигнал поступает на вход шифратора 2 десятичных эквивалентов, с выходов которого десятичный эквивалент старшего разряда заносится в двоично-десятичный сумматор 3. Следующий импульс с второго вьсхода распределителя 5 импульсов опрашивает следующий разряд регистра 1 и при наличии в нем единицы сигнал с выхода элемента И группы 15 поступает на вход шифратора 2 десятичных эквивалентов. С выхода последнего десятичный эквивалент второго разряда поступает в сумматор 3, где суммируется с предьщущим значением и выключает генератор импульсов. На этом заканчивается преобразование двоичного кода числа А в двоично-десятичный код. Результат преобразования хранится в сумматоре 3. Затем на вход 8 подается единичный потенциал, а на вход 22 - положительный импульс, и двоично-десятичный код числа А из сумматора 3 через открытые элементы группы 23 записывается буферный регистр 19 со сдвигом на восемь разрядов в сторону старших, обеспечивая таким образом операцию умножения числа А на 100. Операция записи содержимого сумматора 3 в буферный регистр 19 со сдвигом обеспечивается тем, что вькод первого разряда сумматора 3 соединен с тем же элементом И группы 23, к второму входу которого подключен вход девятого разряда, аналогично выход второго разряда сумматора 3 соединен с тем же элементом И из группы 23, к второму входу которого подключен вход десятичного разряда и т.д. Таким образом, на входе схемы 6 сравнения устанавливается потенциальный двоично-десятичный код величины А100. После чего триггеры регистра устанавливаются в нуль и включается генератор 9 импульсов. Начиная с этого момента, устройство работает так, как это было описано в режиме 2. Результат Впреобразования двоичного кода числа А согласно равенству (1) хранится в регистре 1. Операция деления на число 2 согласно (1) обеспечивается тем, что при считьшании результата 6 из регистра 1 114 1 3 выход 1 -го разряда регистра 1 соответствует первому разряду . выходного кода процентного отношения, выход (k+D-ro разряда регистра 1 второму разряду и т.д. Таким образом, для вычисления процентного отношения двоичных чисел достаточно выполнить прямое и обратное преобразования без дополнительных затрат времени на выполнение согласно (1) операций умножения и деления.