Реверсивный преобразователь двоичного кода в двоично-десятичный Советский патент 1978 года по МПК G06F5/02 

Предлагаемое устройство относится к области цифровой вычислительной техники и может быть использовано при построении встроенных и автономных преобразователей двоичных чисел в двоичнодесятичные и обратно.

Известно устройство для преобразования двоичного кода в двоично-десятичный и обратно, содержащее регистр, шифратор двоичных эквивалентов сумматор, счегчик цифр, тактовый и разрядный распределители rii.

Наиболее близким к предложенному устройству является реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий регистр, щифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соответственно, а выход с входом регистра, последовательно соединенные генератор импульсов, тактовый к разрядный распределители, триггер знака, счётчик цифр и блок управления, причем информационный вход шифратора двсн

ичных эквивалентов соединен с выходом разрядного распределителя, а первый, второй и третий выходы распределителя тактов соединены с. соответствующими входакш блока управления 2j.

Недостаток .известных устройств - от- носительно невысокое быстродействие.

Для увеличения быстродействия в предлагаемом устройстве шифратор двоичных эквивалентов выполнен управляемым,управляю щие входы которого соединены с первым и вторым выходами тактового распредвлителя,вди ничный выход триггера знака соединен с четвертым входом блока управления и с управляющим входом сумматора, выход переполнения которого соединен с пяи тым Еходом блока управления, нулевой выход триггера знака соединен с щестым входом блока управления, первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соответственно, а третий выход соединен с управляющим входом регистра, выход счетчика цифр сое;шнен с седьмым входом блока управления. На чертеже изображена бпок-схема предпоженного устройства, Реверсивный преобразоватепь содержит регистр 1, шифратор 2 двоичных эквивалентов, сумматор 3, первые и вторые входы слагаемых которого соединены с выходами регистра 1 и шифратора 2 двоичных эквивалентов соответственно, гене ратор 4 импульсов,тактовый 5 и разрядный 6 распредепигепи, триггер 7 знака, счет чик 8 цифр и бпок 9 управпения. Информационные входы шифратора 2 двоичных эквивалентов соединены с выходом разрядного распредепигепя 6, а управляющие входы - с первым и вторым выходами тактового распределигепя 5. Первый, BTO рой и третий выходы поспеднего соединены с соответствующими входами бпока 9 управпения. Первый и второй выходы бпока 9 управпения соединены соответс венно с тактовым и сбросовым входами счетчика 8 цифр, а третий выход соединен с управляющим входом регистра 1. Единичный выход триггера 7 знака соединен с четвертым входом бпока 9 управпения и с управляющим входом су мм а т ора 3, который осуществляет сложение параллельных чисел и выход переполнений которого соединен с пятым входом блока 9 управления, С шестым входом блока управления соединен нулевой выход триггера знака. Выход счетчика 8 цифр соединен с седьмым входом бпока управпения. Число разрядов сумматора 3 и регистра 1 должно соответствовать чиспу двоич

ных разрядов преобразуемого числа.

Предлагаемый преобразователь работае следующим образом.

При подаче сигналов от разрядного распредели тепя 6 на первый информацио№ ный вход и от тактового распределителя 5 на первый вход управления шифратора 2 двоичных эквивалентов на его выходе формируется соответствующий информационному входу двоичный эквивалент чиспа Ю . При подаче сигнала на втэрой вход управления шифратора 2 эквивалент на выходе сдвигается влево на один разряд, преобрегая вид (-2 10 ) Тактовый распределитель S формирует шесть тактовых импульсов, необходимых для преобразования кода одного десятичного разряда. Каждый цикл тактового распределителя 5 сдвигает разрядный распределитель 6 на один шаг. Число тактов распределителя 6 соответствует числу десятичных разрядов преобразуемого чиспа, Генератор 4, тактовый распределитель 5

прямого преобразования, соответствующее двоично-десятичному коду преобразуемого десятичного разряда. При этом заданное число удвоенных и нормальных эквивалентов суммируется в предварительно очищенном регистре 1, образуя в конце цикла двоичный код преобразованного числа.

В режиме прямого преобразования триггер 7 знака устанавливается в состояние при этом на весь цикл преобразования открывается четвертый вход блока 9 управления, и на управляющий Bxofl сумматора 3 постоянно подается для получения дополнительного кода.

Исходное состояние тактового распределителя 5 - щестой такт,, а разрядного распределителя 6 - состояние юЧ ТакTOBbifi распределитель 5 по второму выходу блока 9 управления устанавливает счетчик 8 цифр в состояние О, а в регистр 1 вводится двоичный код преобразуемого числа (на чертеже устройство ввода не показано). и разрядный распределитель 6 образуют псюледовательную цепочку, задающую цикл преобразования. Триггер 7 знака предназначен для реверсирования преобразозания. В режиме прямого преобразования входными двоичного кода служат единичные входы регистра 1, в режиме обратного преобразования двоичный код числа считыва ется с нулевых вььходов регистра. Выходные шины счетчика 8 цифр служат для вывода очерёдной двоично-десятичной тетрады в прямом преобразовании, нулевые входные щины этого же счетчика служат для ввода очередной двоично-десятичной тетрады числа при обратном преобразовании. В режиме прямого преобразования число в двоичном коде в течение четырех тактов последовательно сравнивается с удвоенным значением, а в пятом такте с нормальным значением кода двоичного эквивалента десятичного числа, начиная со старшего десятичного эквивалента (-10 ). При получении положительной разности эквиваленты вычитаются или из преобразуемого числа, или. 1и промежуточной разности преды/ргщего вычитания, при этом подсчитывается число вычтенных удвоенных (-2-10) и нормальных значений эквивалентов (-10 ), которое и служит двоично-десятичным кодом каждой тетрады десятичного числа. В режиме обратного преобразования имитируется необ ходимое число тактов

В первом такте тактового распределителя 5 по второму входу управления включается шифратор 2 яа выдачу удвоенного эквивалента (-2-10) в обратном коде на второй вход сумматора 3, В сумматоре обратный код преобразуется, D допш1нительный, благодаря единице на входе управления.

Если разность ( V -2-10 ); О, где N - преобразуемый двоичный код, то с выхода переполнения сумматора 3 через первый выход блока 9 управления в счетчик 8 цифр производится запись числа 2, а через третий выход в ре гистр 1 записывается разность (М-2 10). Если ( W- 2 . 10 ). О, то иа выходе переполнения сумматора 3 отсутствует 1, и операции вычитания, записи и перезаписи числа не пршаводятся, В течение четырех тактов должна повторяться операция получения положительной разности, в пятом такте число в регист ре 1 сравнивается с нормальным значением эквивалента, и в случае его вычитания разность также записывается в регистр 1, а в счетчик 8 ци4 записывается . Шестым тактом двоично-десятичный код старшего десятичного разряда выводится из счетчика 8 цифр, который после этого сбрасывается в О, В конце шестого такта разрядный распре делитель 6 переходит в состояние Ю и цикл преобразования нового десятичного разряда продолжается. Процесс преобразования заканчивается на шестом такте тактового распределителя 5 после установки разрядного распределителя 6 в состояние 10 .

В режиме обратного преобразования триггер 7 знака устанавливается в состояние О, открывает шестой вход блока 9 управления и запирает его чет вертый вход и управляющий вход сумматора 3. На весь цикл преобразования в блоке 9 управления иммитируется переполнения сумматора 3.

В течение первых четырех тактов так тового распределителя 5 импульсы поступают через первый и третий входы блока 9 управления на тактовый вход счетчика 8 цифр и управляющий вход

регистра 1. Так как в счетчик 8 цифр , число введено в инверсном коде, то для его заполнения необходимо такое число импульсов, которое соответствует числу просуммированных сумматором 3 и запи- caifflbix в регистр 1 удвоенных эквивалентов (-2-10 ). При заполнении счетчика 8 цифр сигналом на седьмом входе блока 9 управления прекраишетчгя подача И1ипульсоБ на управляк шнй вход регистра 1 и на тактовы1Т: вход счетчика. 8 цифр.

В пятом такте сшм.ал с тактового распределителя 5 отк).ЫЕа;г первый вход управления шифратора 2, к значение эк вивгшента (-10 ) поступает на второй вход сумматора 3.

Если при вводе числа в 1/1падший разряд счетчика 8 цифр триггер 7 знака был установлен на О, то в блоке 9 управления будет открыт третий выход для прохождения сигнала на управляющий регистра 1, Этим же сигналом Б 8 цифр записывается 1.

В регистр 1 записывается сумма чисел, которая хранилась в регистре, с нормальным эквивалентов {-10 ) Нестым тактом тактового распределителя 5 разряднь й распределитель 6 сдвигается на один шаг в положение 1О -, и в счетчик 8 цифр вводится следующая тетрда преобразуемого числа. Далее процесс преобразования числа повторяется, при этом к двоичному числу добавляются эквиваленты (-10 ) и { -2-10 ).

По окончании преобразования шестым тактом тактового распределителя 5 пре-. образованное число в двоичном коде считывается с нулевых выходов регистра

В режиме прямого преобразования от рицательные числа вводятся в регистр 1 в дополнительном коде. Знаковый разряд преобразуемого числа может вводиться в преобразователь в виде старшего разряда или по отдельным каналам в специальный триггер на чертеже не показано).

В преобразователе предусмотрена возможность многократного контроля процессса преобразования на любых его этапах путем реверсирования преобразования в конце каждого пятого такта тактового распределителя 5, Для этого достаточно триггер 7 знака установить в противоположное положение. Контроль процесса преобразования значительно повьииает достоверность преобразования: при вводе информации с пультов вычислительных устройств на систему индикации может поступать код обратного преобразования, что позволяет оператору не только визуально контролировать, но и вносить поправки в свои действия по одним и тем же каналам преобразования.

Быстродействие предложенного преобразователя может быть повьшлеяо за счет включения его в асинхронный режим, при котором при О переноса на любом из первых тактов тактового распределителя 5 он может быть установлен сразу в положение 6, минуя все промежуточные положения. При большом числе разрядов преобразуемого числа шифратор двоичных эквивалентов Целесообразно упростить. Практически его можно свести к схеме получения старшего двоичного эквивалента 10 . Для этого каждый разряд регист ра 1 должен быть соединен через отпирае мый. вентиль со входами 2 первого и второго разряда сумматора 3. Использование предлагаемого преобра зователя позволит в несколько раз повысить скорость преобразования. Формула из обре те ни Реверсивный преобразователь двоичного кода в двоично-десятичный, содержа-; щий регистр, шифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов cooi ветственно, а выход - уС входом регистр последовательно соединённые генератор импульсов,, тактовый и разрядный распределители, триггер знака, счетчик цифр и .блок управления, причем информационный вход .шифратора двоичных эквивалентов соединен с выходом разрядного раопределителя а первый, второй и третий выходы распределителя, тактов соединены с соответствующими входами блока управ ления, отличающийся тем, что, с целью увеличения быстродействия, в нем шифратор двоичных эквивалентов выполнен управляемым, управляющие входы которого соединены с первым и выходами тактового распределителя, единичный выход триггера знака соединен с четвертым входом блока управления и с управляющим входом сумматора, выход переполнения которого соединен с пятым входом блока управления, нулевой выход триггера знака соединен с шестым входом блока управления, первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соот ветственно, а третий выход соединен с управляющим входом регистра, выход счет чика цифр соединен с седьмым входом блока управления. Источники информации, принятые во внимание при экспертизе: 1.Авторское свидетельство СССР № 331382, кл. ( 06 Р 5/02,07.07.69. 2.Песчанский Б. И. и др. Устройства цифровой индикации перемещений в АСПУ. Сб, Агрегатное построение унифидировавных систем программного управления машинами, /Наука, М., 1973, с. За-4О, рис, 2.