Процессор Советский патент 1986 года по МПК G06F15/00 

Изобретение относится к вычислительной технике и может быть использовано в качестве устройства низшего уровня в иерархической (распределенной) вычислительной системе.

Цель изобретения - повыгаение достоверности работы процессора.

На чертеже приведена блок-схема .предлагаемого процессора.

Процессор содержит операционньй блок 1, 2 память, блок 3 микропрограммного управления, блок 4 сравнения логических условий, регистр 5 адреса, регистр 6 запросов, регистр 7 выбора, блок 8 синхронизации, мультиплексор 9 логических условий, шифратор 10 адреса, выход- йой коммутатор I 1 , приоритетньп узел 12 логических условий, прио- ритетньш блок 13, триггер 14 режима, коммутатор 15 адреса памяти, к.оммутатор 16 адреса микрокоманд, блок 17 двунаправленных магистральных элементов, блок 18 магистральных элементов, элемент ИЛИ 19, адресно-информационную шину 20, информационную шину 21.

Рассмотрим функционирование процессора .

В исходном состоянии все элементы памяти находятся в нулевом состоянии . (установочные входы условно не показаны). В этом случае перед началом функционирования устройства может быть выполнен предрабочий контроль путем считывания информации из памяти блока 3.

В исходном состоянии устройства на втором управляющем выходе блока 3 присутствует нулевой код Х, который настраивает коммутатор 16 на передачу кода адреса с выхода шифратора. 10 на адресньй вход блока 3. При поступлении первого же запроса устанавливается в единичное состояние соответствующий разряд регистр 6. Объект одновременно с э.тим выдает сигнал подтверждения запроса, который поступает на третий управляющий вход процессора и на входы регистра 7 и триггера 14. Поэтому сигнал запроса старшего приоритета через блок 13 записьшается в соответствующий разряд регистра 7. Одновременно через элемент ИЛИ 19 с выходов регистра 6 в триггер 14 записывается единица.

При этом на второй управляющий вход процессора и вход блока 8 поступает сигнал, который характеризуется тем, что задний его фронт по

отношению к заднему фронту сигнала подтверждения на третьем управляющем входе процессора вырабатывается с.задержкой. Эта задержка учитьша- ет время срабатывания регистра 7, шифратора 10 и коммутатора 16. Указанный сигнал поступает на выход блока 8 и далее на информационный вход блока 3. После того как триггер 14 будет установлен в единичное состояние, блок 8 начнет вьщачу импульсов на своих выходах.

Рабата подразделяется на этапы: инициирование объекта на выдачу информации, которая может накапливаться в памяти 2 и после этого подвергаться обработке операционным блоком I, либо обработка информации может производиться в темпе ее выдачи, выдача результатов предварительной обработки информации о состоянии объекта в систему высшего уровня в темпе ее обработки, либо после накопления из памяти 2. На этапе инициирования операционный блок 1 не участвует в работе. В первой и последующих микрокомандах производится подача воздей-: ствий. Ход микропрограммы управляется сигналами условий, которые,

поступая через шину 20 и узел I2 приоритета на блок 4, модифицируют адрес очередной микрокоманды контроля.

Рассмотрим порядок модификации

адреса очередной микрокоманды блока 3 .

Формирование адреса следующей микрокоманды происходит следующим

образом. С приходом тактового импульса с блока 8 на выходе блока 3 формируется адрес для считывания очередной части текущей микрокоманды, операционная часть которой была считана по первому тактовому импульсу. Из блока 3 выдаются немодифицированные разряды адреса следующей микрокоманды, которые поступают на адресный вход коммутатора 16 и модифицированные разряды адреса, которые поступают на адресный вход блока 4, а также адрес памяти.

Немодифицируемые разряды адреса следующей микрокоманды поступают на выход коммутатора 16 без изменений.

В блоке 4 происходит модификация модифицируемых разрядов адреса. Управление режимом модификации адреса осуществляют входные сигналы на входах разрешения сравнения блока 4. Отсутствие входного сигнала представляет отсутствие модификации модифицируемых разрядов адреса микрокоманды. Узел 12 выдает на своих выходах унитарный код.

Формирование разряда адреса осуществляется в зависимости от сигнал на соответствующем входе разрещения сравнения. При наличии этого сигнал значение разряда равно сигналу муль типлексора 9, определяемому сигналами условий блока 1, высокоприоритетным условием узла 12 или состоянием блока 3. В случае отсутствия сигнала значение разряда равно значению разряда адресного выхода блока 3. После обработки в блоке 4 сигнальные модифицируемые разряды поступают на коммутатор 16.

По следующему тактовому импульсу формируется адрес операционной части очередной микрокоманды, запис которой в блоке 3 происходит по очередному первому тактовому импульсу. Таким образом происходит формирование микропрограммы работы процессора.

Если по логике выполнения микропрограммы необходимо запомнить сигналы реакций, то в этом случае происходит выдача кода адреса ячейки в памяти 2, в которой нужно сохранить информацию.

Сигналом микрооперации блока 3 производится настройка коммутатора 15 на передачу адреса на информационные входы регистра 5.

Кроме того, сигналом микрооперации блока 3 производится настройка блока I7 на передачу данных из ши- Hbt 20 в память 2.

Если по логике работы микропрограммы необходимо выполнить обработку данных для выдачи информации в систему внешнего уровия либо для запоминания промежуточных результатов, либо дпя управления ходом микропрограммы контроля, то блок 3 включает в работу блок 1. При этом код реализуемой операции поступае т

с адресного выхода блока 3 на управляющий вход блока 1.

При этом на блок I данные могут поступат непосредственно с шины 20

или из памяти 2. Если необходимо записать данные в память 2 в процессе обработки данных блоком I, то адрес обращения может выдаваться блоком 1 либо формироваться блоком 3,

как было описано. При использовании первого способа по микрооперации блока 3 открывается блок 18, а коммутатор 15 настраивается на передачу адреса на регистр 5.

Если необходимо считать данные в процессе обработки из памяти 2, то в этом случае аналогично адрес обращения записывается в регистр 5. С блока 3 выдается микрооперасц я,

открывающая блок 18 и блок 17. После этого выдается микрооперация обращения к памяти 2. При этом данные с блока 2 через блок I7 поступают на шину 2I и далее через блок

18 на шину 20.

Обработка реакций и выдача ре- зультатов в систему высшего уровня после завершения микропрограммы контроля осуществляется аналогично описанному коду управлением соответствующих микропрограмм.

Обработка запросов, поступающих во время работы текущей микропрограммы, осуществляется на микропрограммном следующим образом.

Если поступает запрос, не обладающий наивысшим приоритетом, то асинхронно по отношению к текущей микропрограмме осуществляется установка в единичное состояние соответствующего разряда регистра 6. По сигналу подтверлщения запроса, который поступает на управляющий, вход

процессора, происходит установка в единичное состояние триггера 14, а также соответствующего разряда регистра 7, который соответствует запросу старшего приоритета среди

зафиксированшях в регистре 6 на данный момент с учетом поступившего запроса. По коду, содержащемуся в регистре 7, шифратором 10 формирует- ся адрес первой микрокоманды. Сиг-г

нал с запускающего входа процессора, подаваемый также с поступлением запроса, во время функционирования устройства ие проходит.

Описанные действия повторяются с приходом каждого очередного запроса во время реализации текущей микропрограммы. Поэтому в регистре 7 всегда хранится унитарный код номера запроса старшего приоритета среди поступивших к данному моменту времени. Для обеспечения этого в предпоследней микрокоманде каждой микропрограммы с соответствующего выхода блока 3 выдается специальная микрооперация. По этой микроопера- 1Ц1И необспуженные к данному моменту времени, но выдавщие ранее запросы, объекты передают сигналы подтверждения на управляющий вход процессора. Этот сигнал производит повторную запись информации в регистр 7 и триггер 14.

Если во время контроля объекта низшего приоритета поступает запрос на выполнение проверки объекта высшего приоритета, то аналогично описанному, происходит установка регистра 7 и триггера 14, а также формирование адреса первой микрокоманды шифратором 10. Кроме того, сиг- нал с блока 13 поступает на вход блока 3.

Если сигнал разрешения отсутствует, т.е. текущая микропрограмма находится в критическом участке, то устройство продолжает ее выполнение . Как только в очередной микрокоманде выдается сигнал разрешения прерывания, блок 3 поступает на пультиплексор 9 для выработки сигнала модификации адреса блоком 4

Обработка запроса на прерывание начинается только при наличии фаз- решающего сигнала с блока 3.

По этим сигналам выполняются следующие действия. Сигнал с выхода блока 3 поступает на вход Коммутатора I5, который формирует нулевой код адреса, записывающий адрес следующей микрокоманды прерываемой микропрограммы в регистр 5 по тактовому импульсу. С выхода блока 3 сигнал обращения к памяти поступает на память 2. Одновременно открывается блок 17. Затем формируется адрес очередной микрокоманды прерьшаемой микропрограммы, который поступает на коммутатор 16.

При этом происходит запись очередного адреса прерываний микропрограммы в фиксированную ячейку памяти 2 с нулевым адресом для сохранения.

После этого выполнение высокоприоритетной микропрограммы осуществляется аналогично описанному для низкоприоритетных микропрограмм. В предпоследнем цикле каждой микропрограммы с соответствующего выхода блока 3 выдается специальная микрооперация, которая поступает на все объекты. В ответ на эту микрооперацию все необходимые объекты

вьщают сигналы подтверждения на соответствующие входы процессора. Это необходимо в связи с тем, что запросы на обслуживание могут посту -- пить одновременно от нескольких источников. После выбора старшего по приоритету запроса на обслуживание регистр 7 и триггер 14 устанавливаются в нулевое состояние. Если теперь за ;время обслуживания выбракного объекта не поступают новые запросы, регистр 7 и триггер 14 не изменяют своего состояния и, следовательно, устройство не сможет, не получив сигнала подтверждения,

выбрать на обслуживание очередной запрос.

Формула изобретения

Процессор, содержащий блок микропрограммного управления, адресный выход которого соединен с адресными входами коммутатора адреса памяти и коммутатора адреса микрокоманд и через выходной коммутатор - с информационной шиной процессора, соединенной через блок магистральных элементов с адресно- информационной шиной процессора,

соединенной с первыми информацион- входами коммутатора адреса микрокоманд блока двунаправленньпс магистральных элементов, коммутатора адреса памяти и через операционный блок - с информационной шиной процессора и первым информационным входом мультиплексора логических условий, первьп управляющий выход блока микропрограммного управления соединен с управляющими входами коммутатора адреса памяти, регистра адреса памяти, входами записи и считывания памяти и входами

напранления передачи блока двунаправленных магистральных элементов выход коммутатора адреса памяти через регистр адреса памяти соединен с адресным входом памяти, соединенной шиной данных с блоком двунаправленных магистральных элементов, выход которого соединен с информационной шиной процессора, приоритетный вход процессора через соединенные последовательно регистр запросов и приоритетный блок соединен с приоритетным входом блока микропрограммного управления и с информационным входом регистра выбора, выход которого соединен через шифратор адреса с вторым информационым входом коммутатора адреса микрокоманд, выходы которого соединены с адресно-информационной шиной процессора и адресным входом блока микропрограммного управления, второй управляющий выход которого соединен с тактирующими входами коммутатора адреса памяти и коммутатора адреса микрокоманд, установочный вход процессора соединен с управляющими входами выходного коммутатора, коммутатора адреса микрокоманд и блока микропрограммного управления, третий управляющий выход которого и запускающий вход процессора соединены с управляющим и запускающим входами блока синхронизации, выходы которого соединены с синхронизирующими входами операционного блока и блока микропрограммного управления, четвертый управляющий выход которого соединен с управляющим входом операционного блока и первым управляющим входом мультиплексора логических условий, пятый и шестой управляющие выходы блока микропрограммного управления соединены с. первым и вторым выходами процессора, отличающийся тем, что, с целью повышения достоверности, , в него внедень блок сравне.ния логических условий, приоритетный узел логических условий, триггер режима . и элемент liJW, причем пятый управляющий выход блока микропрограм-

10 много управления через соединенные последовательно регистр запросов. и элемент ИЛИ соединен с информационным входом триггера, выход которого соединен с входом останова

t5 блока сиихронизащш, управляющий вход процессора соединен с управля- Ю1ДИМИ входами регистра выбора и триггера, установочные входы которых соединены с седьмым управляющим

0 выходом блока микропрограммного управления, восьмой управляющий которого соединен с управляющим входом блока магистральных элементов , адресно-информационная шина

5 через приоритетный узел логических условий соединена с первым информационным входом блока сравнения логических условий и вторым информационным входом мультиплексора логичес0 ких условий, выход которого соединен с вторым информационным входом блока сравнения логических условий, выход которого соединен с третьим информационным входом ком- мутатора адреса микрокоманд, адресный выход блока микропрограммного управления соединен с адресным входом блока сравнения логических условий, первый и второй входы разре- д шения сравнения которых соединены с четвертьм управляющим выходом блока микропрограммного управления, девятый управляющий выход которого соединен с вторым управляющим вхо- дом мультиплексора логических условий.

Изобретение относится к области вычислительной техники и может быть использовано в иерархической (распределенной) вычислительной системе. Изобретение позволяет повысить достоверность работы процес- сора за счет анализатора приоритетов логических условий при управлении связкой подчиненных процессоров. Это обеспечивается введением в процессор, содержашенй, блок микропрограммного управления адреса памяти, коммутатор адреса микрокоманд, блок магистральных зле- ментов, блок двунаправленных магистральных элементов, операционный блок, мультиплексор логических условий, регистр адреса памяти, память, регистр запросов и приоритетный блок, регистр выбора, пифратор адреса, блок синхронизации, блок сравнения логических условий, приоритетного узла логических условий, триггер режима и злемента ИЛИ. Условия,получаемые при работе операционного блока, передаются мультиплексором логических условий с учетом их приоритетов, анализируемых прноритетньм узлом логических условий, в блок сравнения логических условий, где они анализируются и выдаются в коммутатор адреса микрокоманд, в котором производится модификация адреса микрокоманд. Запись в память, вьщача результатов операционного блока, анализ запросов, вьщача микрокоманд через выходной коммутатор и т.д. осуществляется с помощью блока синхронизации и блока микропрограммного управления. в О) С с е Ю СО 00 сд