Операционное устройство микропроцессора Советский патент 1985 года по МПК G06F15/00 

1 Изобретение относится к вычислительной технике, в частности к микропроцессорным вычислительным системам. Известна микропроцессорная вычисл тельная система, содержащая блок арифметических операций, регистр результата, регистр состояния, регистр микрокоманд, дешифратор, микрокоманд, блоки обмена информацией, блоки регистров назначения, блок формирования внутреннего рабочего цикла, блок автономного управления асинхронным обменом, блок расширения разрядности с соответству ющими связями П . Недостатком этого устройства явля ются падение быстродействия при расширении разрядности из-за необходимости формирования сигнала разрешения выдачи сформированных в блоке арифметических операций сигналов переноса и при выборе внутренних регистров для считывания и записи информации, возникающее вследствие того, что времена выборки для различных регистров не одинаковые, а время на выборку, задаваемое блоком формирования внутреннего рабочего цикла, фиксировано. Кроме того, в этом устройстве неэффективно используются микрокоманды для задания режима его работы и отсутствует возможность обработки половины слова. Наиболее близким к изобретению по технической сущности является уст ройство, содержащее регистр состоя-. НИИ, блок регистров общего назначения, блок обмена информации, соединенные между собой двусторонними информационными связями и подключенные информационными выходами к информационному входу регистра результата, информационные .входы регистров состояния и результата и блоков обмена информацией и регистров общего назначения соединены с выходом сдвигателя, вход которого подключен к первому выходу блока арифметических и логических операций, второй выход которого соединен с входом регистра состояний, выход которого через буферный регистр подключен к пер вому выходу устройства, управляющий вход которого через регистр микрокоманд соединен с первым входом дешифратора микроопераций, выход которого ;Подключен к управляющим входам регис 19 ра состояний,сдвигателя, блока арифметических и логических операций, блока формирования рабочего цикла, регистра результата, блока регистров общего назначения, блока обмена информацией, блока автономного управления асинхронным обменом, блока расширения разрядности, буферного регистра, первый, второй и третий входы блока формирования pa6ot;ero цикла подключены соответственно к второму, третьему и четвертому входам дешифратора микроопераций, четвертый выход соединен с входом синхронизации регистра микрокоманд, пятый и шестой выходы подключены соответствен- но к первому и второму входам блока автономного управления асинхронным обменом, седьмой выход соединен с вторым выходом устройства, а первый вход соединен с первым входом устройства, первый и второй выходы блока автономного управления асинхронным обменом соединены соответственно с первым и вторым входами блока обмена информацией, третьи и четвертые входы - к третьему и четвертому выходам устройства, четвертый вход и пятый выход которого соединены соответственно с третьим входом и выходом блока обмена информацией, третий выход блока арифметических и логических операций соединен с первым входом блока расширения разрядности, второй и третий входы которого соединены соответственно с пятым и шестым входами устройства, а первый и второй выходы подключены соответственно к шестому и седьмому выходам устройства, а также регистр режима и коммутатор , выход которого подключен к первому входу блока арифметических и логических операций, вход коммутатора соединен с выходом регистра результата, информационные входы комм/татора, регистр реж1гма и блока формирования рабочего соединены с информационными выходами блоков обмена информацией, регистров общего назначения, регистра состояния , сдвигателя, управляющк:е входы коммутатора и регистра режима подключены к выходу дешифратора микроопераций, пятый вход дешифратора микроопераций, четвертьй вход блока расширения разрядности и второй вход блока формирования рабочего цикла подключены к выходу регистра режи3ма, третий выход блока расширения разрядности соединен с вторым входом блока арифметических и логических операций, пятый вход и четвертый выход подключены соответственно к седьмому входу и восьмому выхо ду устройства, управляю чий выход блока арифметических и логических операций соединен с соответствую1191М управлягоп1им входом, блока расширения разрядности 2 1 , Недостатком устройства является малое быстродействие. Цель изобретения -. повьш1ение быстродействия. Поставленная цель достигается тем, что устройство, содержащее регистр состояний, блок регистров общего назначения, блок обмена информацией, регистр результата, сумматор коммутатор, блок синхронизации, пер вый буферный регистр, регистр микрокоманд, вход которого является управлякивим входом устройства, а вых соединен с входом дешифратора микрокоманд, входы-выходы регистра результата, блока регистров общего на значения , блока обмена информацией соединены -Iере3 внутреннюю магистрал с первым информационным входом и выходом коммутатора и сумматора соот.ветственно, выход которого соединен с информационным входом регистр состояний, второй информационный выход регистра результата соединен.с вторым информационным входом коммутатора, выход регистра состояний сое динен с входом первого буферного регистра, выход которого является выходом состояний устройства, содержит регистр управляющего кода, второй буферный регистр, первый информационный вход которого соединен с выходом коммутатора, а синхронизирующий вход - с выходом блока синхронизации, информационный вход регистра управляющего кода соединен с выходом дешифратора микрокоманд, выход второ го буферного регистра соединен с вторым информационным входом сумматора, выход блока синхронизации соединен с управляющим входом регистра управляющего кода, управляю1 е входы регистра состояний, сумматора, второго буферного регистра, когФсутатора, регистра результата, €лока регистров общего назначения, блока синхронизации и блока обмена инфор94нацией соединены с .выходом регистра управляющего кода. На чертеже представлена блок-схема предлагаемого устройства. Схема содержит буферный регистр 1, регистр .2 состояний, сумматор 3, второй буферный регистр 4, коммутатор 5, регистр 6 результата, блок 7 регистров общего назначения, .блок 8 обмена информацией, регистр 9 микрокоманд, дешифратор 10 микрокоманд, регистр I I управляклдего кода, блок 12синхронизации, внутреннюю магистраль 13, выход 14 состоя1шй, информационный вход-выход 15. В операциях над одним двоичным числом - операндом (инверсия, дополнение, сдвиги и т.п./этот операнд поступает на первые информационные входы коммутатора 5 через внутреннюю магистраль 13устройства из регистра 6 результата, либо из регистра блока 7 регистров общего назначения, либо из блока 8 обмена информацией. В последнем случае операнд поступает а блок 8 обмена информацией через.вход-выход 15. В операциях над двумя операндами (сложение, вычитание, логические операции и т.п.).первый операнд также поступает на первые информационные входы коммутатора 5, а в качестве второго операнда испсшьзуется содержимое регистра 6 результата, которое поступает иа вторые информационные входы коммутатора 5, где происходит первичное преобразование операндов и на выходах коммутатора 5 поразрядно фор№1руются значения функций соответствующих микроопераций. Так, например, при выполнении кикрокоманды сложения операндов А и В на выходах Р и G i-ro разряда коммутатора формируются логическая сумма и произведение i-x разрядов операндов: . Информационные выходы комму татоа 5 поразрядно соединены с соотетствующими информационными вхоами регистра 4, в котором преобазованные операнды сохраняются о время фазы исполнения микрокоанды, позволяя освободить внутеннюю магистраль 13 от операнда подготовить ее в это время к заиси результата микрооперации. нформационные выходы ретстра 4 оразрядно подключены к информационным входам сумматора 3, в кото ром завершается с учетом переносов из младших разрядов обработка операндов и формируется результат мик рооперации, выдaвae в lй на первые информационные выходы сумматора 3, поразрядно подключенные к внутрен1 ей магистрали 13,. В фазе записи результат микрооперации через двунаправленные выводы помещается в регистр 6 результата или в один из регистров блока 7 регистров общего назначения соответственно, либо через двунаправленные выводы выдается в блок 8 обмена информацией и далее через вход-выход 15 устройства в двунаправленную информационную шину данных микропроцессорной вычислительной системы. По результату выполнения.микрооперации в сумматоре 3 формирует ся двоичный код признаков состояния, в том числе признаки равенства результата нулю, переполнения разрядной сетки, знаковый и т.п. Признаки состояния выдаются Из сум матора 3 по его вторым информационным выходам в регистр 2 состояния, а из последнего через блок 12 по вторым выводам устройства поступают на выход 14. 6fкpoкoмaнд ы, форк«руем 1е устройством микропрограммного управ9ления (не показанJ, поступают в рё гистр 9 микрокоманд и, далее, на входы дешифратора 0 микрокоманд . Дешифрированная микрокоманда управляюиий код поступает на информационные входы регистра 1I управляющего кода. Управляющий код очередной микрокоманды хранится в регистре II в течение фаз считывания, исполнения и записи, что позволяет в это же время принимать и дешифрировать следующую мкpoкoмaндy. О1нхронйзация приема и выдачи информации в регистре -II управляющего кода и регистре 4 осуществляется сигналами . из блока 12 синхро-, низации. Введение регистра управляющего кода и регистра коммутатора позволяет сделать длительность цикла исполнения микрокоманды равной ,„+т,«/т.. . Длительность цикла известного устройства выражается следующей зависимостью,,+T,,,+T,J+T,+T,, Отскща видно, что цикл предлагаемого устройства короче и, слеовательно, оно более быстро-, ействующее.

ОПЕРАЦИОННОЕ УСТРОЙСТВОМИКРОПРОЦЕССОРА, содержащее регистр состояний, блок регистров общего назначения, блок обмена информацией, регистр результата, сумматор, коммутатор, блок синхронизации, первый буферный регистр, регистр микрокоманд, вход которого являет.ся управляющим входом устройства, а выход соединен с входом дешифратора микрокоманд, входы-выходы регистра результата, блока регистров общего назначения, блока обмена-ин- формацией соединены через внутреннюю магистраль с первым информационным входом и выходом коммутатора и сумматора соответственно, выход которого соединен с информационным входог- регистра состояний, второй информационный выход регистра результата соединен с вторым информационным входом коммутатора, выход регистра состояний соединен с входом первого буферного регистра, выход которого является выходом состояний устройства, о т л и ч а ю.щ е е с я тем, что, с целью повышения быстродействия, оно содержит регистр управляющего кода, второй буферный регистр, первый информационный йход которого соединен с выходом коммутатора, а синхронизирующий вход - с выходом блока синхронизации, информационный вход регистс ра управляющего кода соединен с вы(Л ходом дешифратора микрокоманд, выход второго буферного регистра соединен с вторым информационным входом сум. матора, выход блока синхронизации соединен с управляющим входом регистра упр-авляющего кода, управляюище входы регистра состояний, сумматора, 05 второго буферного регистра, коммута4iik тора, регистра результата, блока ре гистров общего назначения, блока синхI ронизации и блока обмена информаи(ией соединены с выходом регистра управсо ляющего кода.