Устройство для вычисления тригонометрических функций Советский патент 1985 года по МПК G06F7/548 

информационные входы которых соединены с выходами вторых сумматоров соответствующих вычислительных блоков вторые информационные входы вторых сумматоров которых соединены .с выходами вторых коммутаторов, информационные ходы которых соединены с выходами первых коммутаторов соответствующих вычислительных блоков, управляющие и тактовые входы преобразователей кода соединены соответственно е выходом счетчика и тактовым входом устройства, первый ,и второй последовательные информационные входы которого соединены соответственно с третьим разрядом первого информационного входа и управляющим входом трехразрядного сумматора, первый и-второй разряды первого информационного входа которого, соединены с управляющим входом устройства, выходы разрядов с первого по третий т-разрядного регистра соединены с соответствующими разрядами второго информационного входа трехразрядного сумматора, выходы первого и второго разрядов которого соединены с соответствующими входами сумматора по модулю два, выход которого соединен с первыми входами элементов И группы каждого вычислительного блока и входом разрешения считывания блока памяти, выходы второго и третьего разрядов трехразрядного суммйтора соединены соответственно с первым и вторым разрядами первого информационного входа пт-разрядного сумматора, выходы преобразователей кода соединены с выходом устройства.

2. Устройство по п. 1, о т л и чающееся тем, что каждый преобразователь кода содержит первый и второй мультиплексоры, сумматор по модулю два и триггер, причем информацйонные входы мультиплексоров соединены с информационным входом преобразователя кода, управляющий вход которого соединен с управляющими входами мультиплексоров, выход первого мультиплексора соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом второго мультиплексора и информационным входом триггера, тактовый вход которого соединен с тактовым входом преобразователя кода, выходами которого я.вляются выходы сумматора по модулю два и триггера.

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ТРИГОНОМЕТРИЧЕСКИХ ФУНКЦИЙ, содержащее m-разрядный регистр (где 1т1-разрядность устройства) ,ГУ -разрядньй сумматор, счетчик, блок памяти, элемент НЕ и два вычислительных блока, каждый из которых содержит входной регистр, группу элементов И, первый и второй коммутаторы и первый и второй сумматоры, первые информационные входы которых соединены с выходами соответственно элементов И группы и первого сумматора, выход входного регистра соединен с вторым информационным входом первого сумматора и информационным входом первого коммутатора, выход второго сумматора соединен с информационным входом входного регистра, первые входа элементов И группы и управляющий вход второго сумматора первого и второго вьтислительньк блоков объединены, вторые входы элементов И группы первого и второго вычислительных блоков соединены с выходами первых коммутаторов соответственно второго и первого вычислительных блоков; выход первого разряда tn -разрядного регистра соединен с управляющим входом первого сумматора первого вычислительного блока и через элемент НЕ - с управляющим входом первого сумматора второго вычислительного блока и управляющим входом m -разрядного сумматора, выход которого соединен с информационным входом т-разрядного регистра, выходы разрядов с четвертого по т-й которого соединены соответственно с разрядами с третьего по (|п-1)-й первого информационного входа т-разрядногр сумматора,m-и разряд первого информационного входа которого соединен с управляющим входом устройства, установочный вход которого соединен с входами установ(Л ки в О т-разрядного регистра, счетчика и входами разрешения установки входных регистров первого и второго вычислительных блоков, установочные входы входных регистров которых соединены соответственно с первь1м и вторым параллельными информационными а: входами устройства, тактовый вход которого соединен с тактовыми входами входных регистров вычислительных блоков, т-разрядного регистра и счет00 чика, выход которого соединен с адресным входом блока,памяти, выход которого соединен с вторым информационным входом т-разрядного сумматора, выход счетчика соединен с управляющими входами первого и второго коммутаторов калодого вычислительного блока, отличающееся тем, что, с целью повышения йлстродействия, в него введены трехразрядный сумматор, сумматор по модулю два и первый и второй преобразователи кода.

Изобретение относится к вычислительной техНике и может быть исполь зовано в системах с конвейерной поразрядной обработкой данных. Известно устройство для вычисления тригонометрических функций, содержащее два регистра, два сумматора и блок управления с соответствую щими связями. Работа устройства основана на выполнении алгоритма Волд ра с коррекцией результата на каждо итерации Л . Недостатком этого устройства является низкое быстродействие, так как на каждой итерации выполняются последовательно поворот вектора на двойной угол и умножение координат на множители. Наиболее близким к изобретению по технической сущности является ци ровой вычислитель координат вектора содержащий два регистра, четыре сумматора, четыре умножителя, два сдвигателя, две группы схем И, блок управления и дешифратор с соответствующими связями. Устройство вычисляет функции синус, косинус аргумента, представленного параллельным двоичным кодом за число тактов, равное числу разрядов п 2 , Недостатком известного устройства является низкое быстродействие при его использовании в системах с конвейерной поразрядной обработкой данных, так как при этом необходимы п тактов для приема разрядов кода, п тактов для вычисления функций и п тактов для передачи разрядов результата вычислений. Таким образом, задержка между приемом цифры первого разряда аргумента и формированием

на выходе первого разряда результата составляет не менее 2п тактов.

Цель изобретения - повышение быстродействия.

Поставленная цель достигается тем, 5 что в устройство для вычисления тригонометрических функций, содержащее т-разрядный регистр (где т-разрядность устройства), т-разрядный сумматор, счетчик, блок памяти, элемент tO НЕ и два вычислительных блока, каждый из которых содержит входной ре- . гистр, группу элементов И, первый и второй коммутаторы и первый и второй сумматоры, первые информационные вхо- 15 ды которых соединены с выходами соответственно элементов И группы и первого сумматора, выход входного регист- ра соединен с вторым информационньм входом первого сумматора и информа- 20 ционным входом первого коммутатора, выход второго сумматора соединен с информационным входом входного регистра, первые входы элементов И группы и управляющий вход второго сумма- 25 тора первого и второго вычислительных блоков объединены, вторые входы элементов И группы первого и второго вычислительных блоков соединены с выходами первых коммутаторов соответ-зо ственно второго и первого вычислительных блоков, выход первого разряда т-разрядного регистра соединен с управляющим входом первого сумматора первого вычислительно- . ,го блока и через элемент НЕ - с управляющим входом первого сумматора второго вычислительного блока и управляющим входом т-разрядного сумматора, выход которого соединен с ин-40 формационным входом т-разрядного регистра, выходы разрядов с четвертого по ш-й которого соединены соответственно с разрядами с третьего по . . (т-1 )-й первого информационного входа 4S ш-разрядного сумматора, т-й разряд первого информа1;ионного входа которого соединен с управляющим входом устройства, установочный вход которого соединен с входами установки в О 50 -разрядного регистра,счетчика и вхоами разрешения установки входных ре- гистров первого и второго вычислитель-: ньж блоков,установочные входы входных егистров которьпс соединены соответ- 55 твенно с первым и вторым параллельыми информационными входами устройтва, тактовьй вход которого соединен

с тактовыми входами входных регистров вычислительных блоков, т-разрядного регистра и счетчика, выход которого соединен с адресным входом блока памяти, выход которого соединен с вторым информационным входом т-разрядного сумматора, выход счетчика соединен с управляющими входами первого и второго коммутаторов каждого вычислительного блока, дополнител но введены трехразрядный сумматор, сумматор по модулю два и первый и второй преобразователи кода, информационные входы которых соединены с выходами вторых сумматоров соответствующих вычислительных блоков, вторые информационные входы вторых сумматоров которых соединены с выходами вторых коммутаторов, информационные входы которых соединены с выходами первых коммутаторов соответствующих вычислительных блоков, управляющие и тактовые входы преобразователей кода соединены соответственно с выходом счетчика и тактовым входом устройства, первый и второй последовательные информационные входы которого соединены соответственно с третьим разрядом первого информационного входа и управляющим входом трехразрядного сумматора, первый и второй разряды первого информационного входа которого соединены с управляющим входом устройства, выходы разрядов с первого по третий т-разрядного регистра соединены с соответствующими разрядами второго информационного входа трехразрядного сумматора, выходы первого и второго разрядов которого соединены с соответствующими входами сумматора по модулю два, выход которого соединен с первыми входами элементов И группы каждого вычислительного блока и входом разрешения считывания блока памяти, выходы второго и третьего разрядов трехразрядного сумматора соединены соответственно с первым и вторым разрядами первого информационного входа т-разрядного сумматора, выходы преобразователей кода соединены с выходом устройства.

Кроме того, каждый преобразователь кода содержит первый и второй мультиплексоры, сумматор по модулю два и триггер, причем информационные входы мультиплексоров соединены с информационным входом преобразователя кода. управляющий вход которого соединен с управляющими входами мультиплексоров выход первого мультиплексора соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом второго мультиплексо ра и информационным входом триггера, тактовый вход которого соединен с тактовым входом преобразователя кода, выходами которого являются выходы сумматора по модулю два и триггера. На фиг. 1 дана блок-схема устройства; на фиг. 2 и 3 - блок-схе№1 пре образователя кода и коммутатора. Устройство для вычисления тригоно метрических функций содержит т-разрядный регистр 1, т-разрядный сумматор 2, трехразрядный сумматор 3, счетчик 4, блок 5 памяти, сумматор 6 по модулю два, элемент НЕ 7, вычислительные блоки 8 и 9, преобразователи 10 и 11 кода, входы 12 - 18, выходы 19-22. Каждый вычислительный блок содержит входной регистр 23, сумматор 24 и 25, коммутаторы 26 и 27, группу элементов И 28. Каждый преобразователь кода содер жит мультиплексоры 29 и 30, сумматор 31 по модулю два и триггер 32. Кажды коммутатор содержит группу мультиплексоров 33. Вычисление тригонометрических функций в предлагаемом устройстве как и в известном устройстве основано на реализации алгоритма Волдера Для выполнения этого алгоритма необходимо представить аргумент ср в виде суммы: ср .SL 5;aTctg2- ,где5; , -l ; n - число разрядов аргумента. В отличие от известного устройства работающего с параллельными кодами, аргумент на вход предлагаемого устройства поступает в виде последовательного кода. Поэтому значения 5j должны быть определены из более слож и-1 .i 1- . ного уравнения: .518,., 2 .arctg2 i-O где Sq,, i - цифры i-x разрядов кода аргумента; R - масштабирующий коэффи циент. Для решения этого уравнения в устройство введены сумматор 3 и сумматор 6 по модулю два. Сходимость процесса определения 5, обеспечивает ся расширением множества возможньсх значений 5 , причем 5;eLl, О, -1. Появления значений 6; 0 приводит к зависимости от аргумента значения коэффициента деформации вектора К, для алгоритма Волдера, равного К„ (1+2 ). Для устранения этого эффекта в предлагаемом устройстве использован алгоритм поворота вектора на каждой итерации, на двойной угол. При этом на итерациях, для которых 5; 0, поворот вектора не осуществляется, но его коордщаты умножаются на множитель (1+2). Тем самым устраняется зависимость коэффициента деформации вектора от значения дргумента. Коэффициент деформации n-i 2 становится равным К...П(Н2 ). Перед началом вычислений в регистр 23 второго вычислительного блока 9 записывается код, равный , что позволяет получить неискаженные значения тригонометрических.функций. Длявьтолнения указанных действий, к координатам вектора, вычисленным по уравнениям Волдера, на каждой итерации прибавляется поправка вида «;, где xj - значение координаты до поворота вектора на угол л, , , если 5, jt О и а 1/4, если 5-0. Введение поправок данного вида обеспечивается соответствующим подключением второго коммутатора в вычислительных блоках. Два блока 10 и 11 выполняют преобразование параллельных кодов вычисляемых функций и цифры последовательного избыточного двоичного кода. Тем самым достигается единство форь&г представления информации на входе и на выходе устройства, необходимое для его эффективного использования в системах с конвейерной обработкой данных. Устройство работает следующим образом. На вход 12 и информационньм вход 15 устройства подается постоянный код О. На информационный вход 16 устройства подается постоянный код, п+Ч равный .N(1+2)-036878, где п - число разрядов результата вычислений. По импульсу начальной установки. поступающему на вход 13 устройства, происходит обнуление регистра 1, счетчика 4, в регистр 23 вычислительного блока 8 переписывается с входа 15 устройства код О, а в регистр 23 вычислительного блока 9 переписывается код с входа 16. После начальной установки выполняются (n-f4) циклов вычисления. В каждом L-M цикле (, 1, ..., п-1) на входы 17 и 18 устройства подаётся цифра i-гб (начиная со старшего) разряда кода аргумента tf в избыточном двоичном коде с фиксированной запятой, причем вес старшего разряда кода ( равен 1 рад. Цифра 5{р; каждого разряда принимает одно из трех значений: 0,1, -1 которые кодируются двумя двоичными разрядами Р q, следующим образом Р(, 0 соответствует S,0 1 , Я( ;. 0 соответствует Р,|,,,1, qq,,; 1 соответствует S( Разряд Р(. подается на вход 17 устройства, разряд - на вход 18. За п циклов принимаются все разряды кода аргумента ц . При этом зна4 - п-1 чение равно: ti ,21 (.ЧО. В последующие четыре цикла (, п+1, п+2, п+3), необходимые для завершения вычислений, на вход 17 устройства подается код О, что соответствует . В каждом i-M цикле (, 5,..., п+3) на выходах 19, 20 и 21, 22 формируются цифры 5у и Sij,( К-го разряда () избыточного двоичного кода синуса и косинуса аргумента Cf, причем вес первого (старшего) разряда кода равен 1. Цифры и 5ц каждого разряда принимают одно из трех значений: О, 1, -1, которые кодируются двумя двоичными разрядами аналогично кодированию цифр аргумента. Каждый 1-й вычислительньй цикл .(, 1, ..., п+3) заканчивается появлением 1-го тактового импульса на входе 14 устройства. По каждому 1-му тактовому импульсу код счетчика 4 изменяется на +1, в регистр 1 пере писывается код с его информационного входа, в регистры 23 вычислительных блоков 8 и 9 переписьюаются коды с их первых информационных входов, в триггеры 32 блоков 10 и 11 переписываются коды с выходов мультиплексоров 30, после чего начинается (1+2)-й вычислительньй цикл. После окончания (п+3)-го цикла заканчиваетс я формирование и выдача последовательных п-разрядньсх кодов X и у - кодов синуса и косинуса аргумента (р . При этом значения х и у равны -к -1 SX.K- 3 Ч 2: 5u 2 к-о J .t-o Процесс формирования цифр кодов синуса и Koci-шуса состоит из трех этапов, выполняемых, начиная с , параллельно. Первьй этап - преобра«.ование кода аргумента, второй этап вычисление функций синус, косинус с формированием результата в параллельном коде и третий этап - преобразование параллельных кодов результата в цифры последовательного- избыточного двоичного кода. Технический эффект при промышленном применении предлагаемого устройства перед известным заключается в повышении быстродействия при конвейерной поразрядной обработке данных. Известное устройство при его использовании в указанном режиме имеет задержку выдачи первого разряда результата относительно ввода первого разряда аргумента не менее 2п тактов, где п-разрядность операндов. В предлагаемом устройстве эта задержка сокращается до четырех тактов, причем задержка не зависит от разрядности операндов. Следовательно, предлагаемое устройство позволяет повысить быстродействие вьгчисления тригонометрических функций при конвейерной обработке данных в п/2 раз. Например, при быстродействие повышается в 10 раз.

ф{ц.2