Устройство переменного приоритета Советский патент 1985 года по МПК G06F9/50 

ходом t-го разряда регистра, выход второго элемента И п-го разряда является выходом переноса регистра, второй и третий входы элемента ИЛИ первого разряда регистра являются первым и вторым дополнительными информационными входами первого разряда регистра, синхровходы и входы установки нуля триггеров всех разрядов соединены соответственно с синхровходом и входом установки нуля регистра.

1. УСТРОЙСТВО ПЕРЕМЕННОГО ПРИОРИТЕТА, содержащее регистр запросов, сдвиговый регистр, дешифратор, шифратор и элемент ИЛИ-НЕ, причем группа информационных входов регистра запросов является группой запросных входов устройства, группа информационных входов дешифратора является группой входов адреса начального приоритета устройства, группа выходов шифратора является группой выходов действующего приоритета устройства, группа выходов дешифратора соединена с группой информационных . входов сдвигового регистра, входы шифратора и элемента ШШ-НЕ подсоединены к соответствующим выходам идентификации адреса действующего приоритета устройства, отличающееся тем, что,с целью повышения быстродействия, в него введен промежуточный регистр, причем выходы сдвигового регистра являются выходами идентификации адреса действующего приоритета устройства, разрешающие входы сдвигового регистра подключены к соответствующим выходам промежуточного регистра, выход последнего раз§СВСОЮЗИГЛЯ - 13 J3 TfJfh .V. ; SnSJMl TEt.A ряда и выход переноса сдвигового регистра подключены соответственно к первому и второму дополнительным информационным входам первого разряда группы информационных входов сдвигового регистра, синхровход и вход установки нуля которого подключен сооГ ветственно к синхровходу и входу установки нуля промежуточного регистра и являются соответственно тактовым входом и входом установки нуля устройства, вьгходы регистра запросов подключены к соответствующим информационным входам промежуточного регистра, выход элемента ИЛИ-НЕ подключен i к разрешающему входу дешифратора и сл является выходом идентификации адреса устройства. 2. Устройство по П.1, отличающееся тем, что каждый i-й разряд сдвигового регистра (, ..., п, где п - число запросов) содержит триггер, элемент ИЛИ, элемент НЕ и два элемента И, причем первый вход элемента ИЛИ является информаК| ционным входом соответствующего разсо ряда группы информационных входов со регистра, выход элемента ИЛИ подсоединен к первому входу первого элемен та И, второй вход которого является разрешающим входом соответствующего разряда регистра, выход первого элемента И соединен с D-входом триггера и через элемент НЕ - с первым входом второго элемента И, второй вход и выход которого а i-м разряде соединены соответственно с выходом элемента ИЛИ разряда и с первым входом элемента ИЛИ (i+1)-ro разряда, второй вход которого соединен с выходом триггера i-ro разряда и является Bbf

Изобретение относится к вычислительной технике и может быть применено в устройствах прерывания программ, в устройствах распределения информации. Целью изобретения является повышение быстродействия. На фиг. 1 представлена функциональная схема устройства переменного приоритета; на фиг. 2 - схема сдвигового регистра. Устройство содержит дешифратор 1 регистр 2 запросов, промежуточный регистр 3, сдвиговой регистр 4, элемент 11ПИ-НЕ 5,- шифратор 6. Сдвиговой регистр содержит триггеры 7, элементы ИПИ 8, элементы И 9 и 10, элементы. ИЛИ 11. Кроме того, устройство содержит входы 12 установки адреса начального приоритета, груп-пу запросных входов 13, выход 14 идентификации адреса самого устройства, группу выходов 15 адреса дейст вующего приоритета, группу выходов 1.6 идентификации адреса действующего приоритета, тактовый вход 17 и вход 18 установки нуля. Сдвиговьй регистр позволяет производить непосредственную перезапись единицы с информационного входа или выхода в пер вый, следующий за ним разряд, запис в который разрешена. Устройство работает следующим образом. Сигналы запросов на обслуживание поступают на входы 13 устройства и согласно их приоритетам фиксируютс в соответствующих разрядах регистра 2 запросов, поступая при этом на информационные входы промежуточного регистра 3. Если запрос на выходе р гистра 4 отсутствует, то на выходе устройства появляется идентификатор адреса самого устройства приоритета по входам 12 устройства на дешифратор 1 приходит код начального приоритета, с выхода дешифратора 1 сигнал, соответству ощий данному приоритету, поступает на соответствующий информационный вход регистра 4. Одновременно на тактовый вход 17 устройства поступает низким уровнем сигнал (переходом с высокого уровня) и информация с входом регистра 3 переписывает-ся на его вьгходы. Если запросов нет, т.е. на выходах регистра 3 нет ни одного сигнала, соответствующего ожиданию каким-либо внешним устройством прерывания, то на всех разрешающих: входах регистра 4 (на вторых входах всех элементов И 9 регистра 4) отсутствует разрешение на запись в разряд, т.е. на D-входах триггеров информации нет и, когда по входу 17 устройства придет передним фронтом тактовый импульс, записи в регистр 4 не происходит, идентификатор адреса устройства приоритета на выходе 14 устройства остается и -цикл записи адреса начального приоритета повторяется до тех пор, пока не придет хоть один запрос. ЕСЛИ запрос есть, то на одном из разрешаюш х входов триггера 4 появляется сигнал разрешения записи в соответствующий разряд регистра 4. Если сигнал, соответствующий коду начального приоритета, проходит на информационный вход того разряда регистра 4, где есть разрешение за запись в разряд от регистра 3, то через элементы ИЛИ 8 и И 9 он проходит на D-вход соответствующего триггера 7. Одновременно через элемент НЕ 11 запирается элемент И 10, запирая при этом через.элементы ИЛИ 8 и И 10 следующих разрядов их (разрядов) элементы И 9 и запрещая этим самым запись в остальные разряды регистра. 3 Если разрешение на запись в разряд, которому соответствует код начального приоритета, отсутствует (на выхода элемента И 9 - О), то через элементы ИЛИ 8 и И 10 поступа запрос на запись в следующий -разряд Если и там разрешение на запись на входе элемента И 9 отсутствует, то запрос на запись поступает в следую щий разряд до тех пор, пока не буде запроса на запись в разряд на входе элемента ИЛИ 8 с элемента И 10 предыдущего разряда и разрешения на запись на входе элемента И 9 текуще го разряда. При этом (аналогично первому случаю) через элементы НЕ- 1 и И 10 запрещается запись в остальные разряды регистра 4. По приходу на вход 17 устройства (синхровход регистра 4) передним фронтом тактового импульса происходит перезапись информации с входов триггеров 7 реФиг.1 934 гистра 4 на выходы, на одном из которых, соответствующем разряду, на D-входе триггера которого установлена единица, появляется сигнал, идентифицирующий адрес действующего приоритета, который поступает на выходы 16 устройства, входы элемента ИЛИ-НЕ 5, снимая вдентификатор самого устройства с выхода 14 устройства и сигнал, соответствующий коду начального приоритета, с выхода дешифратора 1. На выходах 15 шифратора 6 появляется код адрэса действующего приоритета. Перезапись идентификатора адреса действующего приоритета в другой разряд регистра 4 происходит аналогично его первоначальной записи с той лишь разницей, что первая единица на вход элемента ИЛИ 8 приходит не с дешифратора 1, а с выхода триггера 7 предьщущего разряда.