Делитель частоты следования импульсов Советский патент 1985 года по МПК H03K23/64 

ния кодов, выход - с D-входом первого D-триггера, S-вход которого соединен с установочной шиной блока сравнения кодов и сС-входом второго D-триггера, выход которого соединен с выходом блока сравнения кодов, D-вход - с R-входом и с выходом первого D-триггера, С-вход которого соединен с шиной синхронизации блока сравнения кодов.

Изобретение относится к импульс ной технике, предназначено для использования в аппаратуре обработки цифровой информации и может найти применение в измерительной аппарат ре, в частности, в электронных-измерителях времени. Цель изобретения - расширение диапазона коэффициентов деления. На чертеже приведена электричес кая функциональная схема устройств Делитель частоты следования импульсов содержит постоянное запоминающее устройство 1, счетчик 2 адре са, счетчик 3 числа, выход переноса которого соединен с информахщонным входом анализатора 4 переполненийt информационные входы - с соответствующими выходами оперативного запоминающего устройства 5, вход управлення которого соединен с прямым выходом триггера 6, счетный вход которого соединен с входной шиной 7 блок 8 сравнения кодов и элемент ИЛИ 9, первый вход которого соединен с тактовым входом счетчика 2 адреса и с прямю4 выходом триггера 6, инверсный выход которого соединен с входом синхронизации счётчика 3числа, вход сброса которого соединен с выходной шиной 10 и с.выходом блока 8 сравнения кодов, тактовый вход - с выходом анализатора 4переполнений, вход синхронизации которого соединен с выходом элемента ИЛИ 9, второй вход которого соединен с входной шиной 7 и с входом синхронизации блока 8 сравнения кодов, установочный вход которого соединен с установочным входом анализатора 4 переполнений и с выходом переноса счетчика 2 адреса, выходы которого соединены с соотве ствуюшими адресными входами оперативного запоминающего устройства 5 и постоянного запоминающего устройства , выходы которого соединены с первой группой входов блока 8 сравнения кодов, вторая группа входов которого соединена с соответствующими выходами счетчика 3 числа и с соответствующими информационньми входами оперативного запоминающего устройства 5, Анализатор 4 переполнений делителя частоты следования содержит два D-триггера П и 12, D-вход первого из которых соединен с информационным входом анализатора 4 переполнений, прямой выход - с D-входом второго D-триггера 12, выход которого соединен с выходом анализатора 4 переполнений, выход второго D-триггера I2 соединен с С-входом первого D-триггера 11, S-вход которого соединен со своим инверсным выходом, R-вход - с С-входом второго D-триггера 12 и с входом установки анализатора 4 переполнений, вход синхронизации которого соединен с S-входом второго ЕНтриггера 12, Блок 8 сравнения кодов делителя частоты следования импульсов содержит элемент 13 сравнения кодов, первая и вторая группы входов которого соединены соответственно с первой и второй группами входов блока 8 сравнения кодов, выход - с D-входом первого D-триггера 14, S-вход которого соединен с установочной шиной блока 8 сравнения кодов и с С-входом второго D-триггера 15, выход которого соединен с выходом блока 8 сравнения кодов, D-вход - с R-входом и с выходом первого D-триггера 14, С-вход которого соединен с шиной синхронизации блока 8 сравнения кодов. При построении делителя частоты следования импульсов возможна замена постоянного запоминающего устройства 3 1 оперативным запоминающим устройст вом, при этом могут быть расширены функциональные возможности предлага емого устройства . Делитель частоты следования импульсов работает следующим образом. Начиная с момента переполнения счетчика 2, при котором анализатор 4и блок 8 устанавливаются в исходн состояние, устройства 1 и 5 выдают содержимое регистров с адресом О. 8конце каждого такта временной диа граммы, сформированной триггером 6 и элементом 9, делается попытка . результат сравнения содержимого 5счетчике 3 и в устройстве 1 с выхода элемента 13 положительным фронтом импульса с выхода элемента 9записать в D-триггер 14, Однако, из-за наличия связи выхода D-триггера 14 с его R-входом и приоритетности R- и S-входов перед D-входом D-триггер 14, установленньй импульсом с выхода элемента 9 в единичное состояние, сбрасьгаается по С-входу при первом же сигнале О неравенство} с выхода элемента 13 после сброса же Е)-триггер 14 может быть установлен в единичное состояние только но Б-входу. Таким образом, к моменту появления следующего импульса с выхода счетчика 2 он находится в единичном состоянии только в том случае, если содержимое в счетчике 3 и в устройстве 1 одинаково во всех 7 адресах. В этом случае отрицательным фронтом импульса с выхода переноса счетчика 2 единичное состояние Dтриггера 14 переписано в D-триггер 15, и сигнал с выхода блока 8 удерживает счетчик 3 в состоянии О, т.е. до следующего импульса переполнения счетчика 2 в устройство 5 по всем адресам записывается информация О - счетчик 3 сбросится. В цикле сброса счетчика 3 на выходе элемента 13 блока 8 хотя бы в одном из тактов- появляется сигнал О, поскольку в устройстве 5 хотя бы по одному из адресов должна быть записана информация, не равная нулю, и поэтому в конце цикла сброса D-триггер 14 находится в состоянии О, которое переписывается в D- триггер 15 и обеспечивает снятие сигнала сброса счетчика 3, т.е. обеспечивает переход к циклам счета счетчика 3. Таким образом, период следования импульсов на шине 10 в ( N+1) А раз больше периодов следования импульсов на шине 7, где А - количество используемых адресов (коэффициент пересчета счетчика 2J, N - значение кода в постоянном запоминающем устройстве 1. Возможен вариант построения устройства , когда вторая группа входов соединена не с адресньми входами, а с выходами оперативного запоминающего устройства.

---f