Параллельный сигнатурный анализатор Советский патент 1985 года по МПК G06F11/16 

со счетным входом счетчика адреса и входом запрета обращения блока памяти.

2. Анализатор по п.1, о т л и чающийся тем, что блок задания режимов содержит четьфе триггера, два одновибратора, четьфе элемента И, три элемента ШШ, элемент НЕ и генератор импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к выходу первого триггера, единичный вход которого соединен с входом первого одновибратора и является первым входом блока, выход первого одновибратора соединен с нулевыми входами второго и третьего триггеров, первым входом первого элемента ИЛИ и через элемент НЕ с третьим входом первого элемента И и является третьим выходом блока, выход первого элемен-.. та ИЛИ подключен к нулевому входу четвертого триггера, информационный вход которого является четвертым входом блока, синхровход блока соединен с первым входом второго элемента И и .прямым выходом второго триггера, инверсный выход которого соединен с синхровходом третьего триггера, первыми входами третьего .и четвертого элементов И и является четвертым выходом блока, второй вход третьего элемента И является вторым входом блока, выход третьего, элемента И является вторым входом блока, выход третьего элемента ИЛИ соединен с нулевым входом первого триггера и вторым входом первого элемента ИЛИ, выход первого элемента И связан со счетным входом второго триггера и с вторыми входами второго и четвертого элементов И, выходы которых подключены к первым входам соответственно второго и третьего элементов ИЛИ, вторые входы которых объединены и подключены к выходу второго одновибратора, а выходы являются соответственно пятым и вторым вькодами блока, выход четвертого триггера соединен с информационным входом третьего триггера и является первым выходом блока выход третьего триггера соединен с третьим входом четвертого элемента И, вход второго одновибратора является третьим входом блока.

1. ПАРАЛЛЕЛЬНЫЙ СИГНАТУРНЫЙ АНАЛИЗАТОР, содержащий блок задания режимов, (-разрядный регистр, где { -разрядность входной информации, блок индикации, входы которого подключены к выходам « -разрядного регистра, первую и вторую группы сумматоров по модулю два, группу элементов И, первые входы которых являются информационными входами анализатора, а выходы подключены к первым входам суыиаторйв по модулю два первой группы, первьа выход блока задания режимов соединен с вторыми входами группы элементов И, отличающийся тем, что, с целью повышения точнос-Л, он содержит блок памяти, г- разрядный регистр (г() и счетчик адреса, разрядные выходы которого подключены к адресным входам блока памяти, информационные входы -разрядного регистра соединены соответственно с выходами старших г разрядов с -разрядного регистра, выходы младших (с.-г) разрядов которого подключены к старшим (-г) информационные входам блока памяти, младшие Г информационных входов которого соединены соответственно с выходами г-разрядного регистра, выходы блока памяти подключены к соответствующим первым входам сумматоров по модулю два второй группы, вторые входы которых соединены с выходами соответствующих сумматоров по модулю два nejpвой группы, выходы сумматоров по модулю два второй группы подключены к соответствующим информационным входам с -разрядного регистра, выхо ды которого соединены с соответствующими вторыми входами сумматоров по 00 N) модулю два первой группы, первый,второй и третий входы блока задания сл ю режимов являются соответственно входами Пуск, Останов и Чтение памяти анализатора, четвертый вход ОЭ блока задания режимов подключен к выходу переполнения счетчика адреса, второй выход блока задания режимов подключен к синхровходам с -разрядного и г-разрядного регистров, третий выход блока задания режимов- подключен к установочным входам С|.-разрядного и h-разрядного регистров и счетчика адреса, четвертый выход блока задания режимов подключен к входу чтения записи блока памяти, пятый выход блока задания режимов соединен

1

Изобретение относится к вычислительной технике и предназначено для локализации неисправностей цифровых схем по методу сигнатурного анализа.

Целью изобретения является повышение точности,

На фиг о 1 приведена блок-схема параллельного сигнатурного анализатора, на фиг.2 - схема блока задания режимов-, на фи.З - временные диаграммы работы анализатора.

Анализатор содержит группу 1 элементов И, первую И и вторую 3 группы сумматоров по модулю два, t -pasрядный регистр 4, блок 5 индикации, р-разрядньй регистр 6, блок 7 памяти, блок 8 задания режимов, счетчик 9 адреса.

Блок 8 задания режимов содержит генератор 10 импульсов, элемент И 11 триггер 12, одновибраторы 13 и 14,

элементы И 15, элемент НЕ 16, элемент ШШ 17, триггеры 18 и 19, элементы И 20 и 21, триггер 22, элементы ИЛИ 23 и 24.

Анализатор имеет три основных режима, режим начальной установки состояния регистров и памяти, режим формирования сигнатуры с -разрядных последовательностей (рабочий режим) и режим выдачи на индикацию состояния регистров и памяти. Режимы работы задаются соответствующими сигналами с выходов блока 8,

Устройство работает следукяцим образом.

В начальном режиме блок 8 вьфабатьшает начальный сигнал Уст.О, который устанавливает в нулевое состояние счетчик 9 адреса и регистры 4 и 6. Начиная с первого такта, блок 8 вырабатывает последовательности из 311 двух импульсов Чт/Зп и 41, поступающих соответственно на вход управления чтением - записью блока 7 и одновременно на счетный вход счетчика 9 адреса и на вход запрета обращеВИЯ блока 7. В каждом такте, начиная с нулевой ячейки, нулевое содержимое регистров 4 и 6 передается в блок 7 памяти (при нулевом значении сигналов Чт/Зп и +1), после чего содержимое счетчика 9 адреса увеличивается на единицу (по переднему фронту импульса +1) и нулевая информации записьшается в следующую ячейку блока 7 памяти. Режим начальной установки регистров и памяти заканчивается на т-м такте, где щ- число ячеек блока 7 памяти, когда с выхода счетчика.9 на четвертый вход блока 8 поступает сигнал переполнения счетчика. Состояние информационных входов анализатора в режиме начальной установки безразлично, так как изменения состояния регистров 4 и 6 в первые fh тактов работы не происходит. Сигнал переполнения счетчика 9 адреса переводит анализатор в рабочий, режим. В рабочем режиме анализатор работает следующим образом. На выходе блока 8 задания режимов появляется единичный сигнал Разрешение приема, разрешающий прохождение входных сигналов на первые входы первой группы 2 сумматоров по модулю 2. На вторые входы этого блока поступают сигналы с выходов ( -разрядного регистра 4 памяти. Результат суммирования поступает на входы второй группы 3 сумматоров по модулю два, где вновь суммируется с содержимым нулевой ячейки блока 7 памяти (при единич ном значении сигнала Чт/Зп). По переднему фронту импульса синхронизации, поступающего на входы регистров 4 и 6, информация с выходов второй группы 3 сумматоров по модулю 2 и с выходов f старших разрядов с -разрядного регистра 4 памяти заносится соответственно в регистры 4 и 6. При ч переходе сигнала Чп/Зп из 1 в О сод ьржимое младших разрядов регистра 4 и регистра .6 передается соотвеТ ственно в с,-г старших разрядов и yv младших разрядов нулевой ячейки блока 7 памяти. При поступлении сигнала +1 содержимое счетчика 9 адреса увеличивается на единицу. Единичное значение сигнала +1 в то же 3 время является сигналом запрета ооращения к блоку 7 памяти, поэтому новый цикл работы анализатора начинается после изменения сигнала +1 из 1 в О, а сигнала Чт/Зп из О в 1, По этому сигналу информация считьшается уже из следуклцей (первой) ячейки блока 7 памяти . С помощью групп 2 и 3 сумматоров по модулю два эта информация вновь суммируется с предьщущим состоянием регистра 4 и новыми значениями входных сигналов (значения сигналов на входе анализатора изменяются под действием импульсов синхронизации, управляющих выработкой контролирующих воздействий для тестируемой схемы). Далее работа анализатора повторяется. В течение m тактов работы обновляется содержимое всех m ячеек блока 7 памяти. Затем счетчик 9 йдреса сбрасывается в ноль, и начинается новый цикл работы анализатора. В каждом такте работы значения с входных сигналов суммируются по модулю два с содержимым -разрядного регистра 4 и с содержимым некоторой i-й ячейки блока 7 памяти, результат суммирования записьшается в регистр 4, значения г старших разрядов регистра 4 передаются в регистр 6 и, наконец, в i-ю ячейку блока 7 памяти на место старших разрядов записываются новые состояния младших разрядов регистра 4, а на место младших разрядов - предьщущие состояния г старших разрядов этого регистра, которые ранее были переданы в г-разрядный регистр 6, после чего содержимое счетчика 9 адреса увеличивается иа единицу (по модулю m). Работа анализатора в рабочем режиме заканчивается на некотором N-м такте, где N- длина входной последовательности, равная числу импульсов синхронизации. Сигналом, определяющим момент завершения работы анализатора в рабочем режиме, является внешний сигнал Стоп. Состояние регистра 4 и -ячеек блока 7 памяти, определяющее сигнатуру входных последовательностей - результат воздействия на анализатор (-разрядного входного потока данных длины К- вьшодится из анализатора через блок 5 в режиме индикации. В этом .режиме управление чтением информации иа блока 7 памяти осуществляется подачей внешнего сигнала Чтение памяти., например5 с помощью кнопки, как показано на фиг.2. При каждом нажатии этой кнопки происходит занесение информации с выходов второй группы 3 сумматоров по модулю два в регистр 4 и вывод результата суммирования - содержимого л-й ячейки памяти и предьщущего состояния регистра 4 - на блок 5.индикации, одновременно содерjKHMoe счетчика 9 адреса увеличивается на единицу Спо модулю т), Дпя считьша шя содержимого в.ех m ячеек блока 7 памяти сигнал Чтение памяти следует подать (п раз. До поступления первого сигнала Чтение памяти на индикацию вьшодится конечное состояние регистра 4, которое так же как и состояние блока 7, определяет сигнатуру входного потока данных. В режиме индикации нулевое значени сигнала Разрешение приема запрещает прохождение входных сигналов на входы первой группы 2 сумматоров по модулю два, тем самым исключается их влияние на конечное состояние анализатора, сформированное за N тактов его работы в рабочем режиме. Для возобновления работы анализатора с новым потоком данных служит сигнал котормй переводит ана лизатор в режим начальной установки регистров и памяти и по прошествии да тактов - в основной рабочий . Блок 8 задания режимов работает следующим образом. По сигналу Пуск триггер 12 устанавливается в единичное состояние запускается одновибратор 13s формирующий выходной сигнал Уст.О. Сигналом с выхода одновибратора устанав ливаются в исходное состояние триггеры 18 и 22, а также триггер 19 че рез элемент ИЛИ 17. По окончании сиг нала Уст.О с помощью элемента НЕ 1 подключенного к выходу одновибратора 13s формируется единичный потенциал на входе элемента И 15, разрешающий прохойодение тактовьгх импульсов от ге нератора 10 импульсов на счетный вхо триггера 18..Тем самым инициируется начальньы режим работы устройства контроля. Значение сигнала Разрешение приема, снимаемого с единичного выхода триггера 19, в этом режиме равно 0. Такое же значение имеет сиг нал на в.ыходе триггера 22, управляю..щего вьфаботкой импульсов синхрониза ции, в результате чего на выходе блока 8 вырабатывается только две последовательности управляющих сигналов Чт/Зп и +1. Так происходит до тех пор, пока на входе блока не появится опережающий сигнал Переполнение счетчика адреса. Он возникает, когда состояние счетчика 9 адреса соответствует адресу последней (т-1)-й ячейки Блока 7 памяти, а сигнал +1 на его входе переключается из 1 в 0. Под действием этого сигнала по переднему фронту импульса на единичном выходе счетного триггера 18 триггер 19 переключается в единичное состояние, формируя на своем выходе единичный сигнал Разрешение, приема и фиксируя тем самым переход устройства в рабочий режим. В рабочем режиме по переднему фронту импульса на нулевом выходе триггера 18 (сигнал Чт/Зп) единица из триггера 19 передается в триггер 22, разрешая тем самым выработку синхронизирующей последовательности импульсов. Таким образом, в рабочем режиме блоком 8 вырабатьшаются три последовательности управлянщих сигналов Чт/Зп, Синхронизация и +1. Переход анализатора из рабочего режима в режим индикации осуществляется по внешнему сигналу Стоп. При совпадении этого сигнала с единичным значением сигнала Чт/Зп триггеры 12 и 19 устанавливаются в нулевое состояние, и вьфаботка управляющих импульсов на выходе блока 8 прекращается. Значение сигнала Чт/Зп на нулевом выходе триггера 18 равно 1, что соответствует режиму чтения информации из блока 7. Управление работой анализатора в режиме индикации осуществляется путем подачи сигнала Чтение памяти. При этом происходит запуск одновибратора 14, который формирует одиночный импульс, поступающий одновременно на входы блока элементов ИЛИ 23 и 24. В результате на выходах блока 8 одновременно вырабатываются два сигнала Синхронизация и +1. По переднему фронту этих сигналов происходит занесение информации в регистр А и изменение содержимого счетчика 9 адреса. Выбор параметров t f и m, определяющих конкретную реализацию предложенного анализатора, может быть произведен с помощью таблицы, в ко рой значения р и соответствуют показателям степени примитивного х рактеристического полинома Х +1, описывающего работу устройства а значения fn и г- соответственно равны целой части и остатку от деления р на , : m р /, г р- тс,. Я Р m г

«

Ш

MZ

8 РЛ

(

Синх, Стоп

Уст. О

fr/Зл

„ Чтение г

// f7aMffmu

1±

7 7 Z

2

6

И Л

г

П-Г

Адр

4m/3f)flP

i-/ /7

Фи.7 Повышенная точность предложенного устройства обуслорлеИа малой вероятностью пропуска. ошибок произвольной кратности, которая равна р 2.-Р . Например, при , Р 39 Poi,,-1,8. 10-1, а при РОШ л 4,1.10-25 . Дополнительные затраты оборудования, идущие на реализацию столь больших значений параметра Р , исчисляются небольшим числом микросхем, требующихся для построения блока 7 памяти, регистра 6 и счетчика 9 адреса. Например, при и Р 105 дополнительны затраты состоят из двух микросхем К155РУ2, одной микросхемы К155ТМ2 и одного элемента К155ИЕ7.

70

If

r0J

Г2

;/

Г

- 23

23 /7

20

78

-

- 2f2f

Ч1Л/ЗП

Раз/}еш. приема

/7ереполм.

cv.adp.

27

22

19

- Уст. О

Фиг. 2 Режим Разреш. W Уст. О -ТТ. Чт/Зп шакт2такт...т начальной OinnjTJiJTnjinmirinjinjTJb Режим Pafavuu режим индикации rLJl-TL-JT так/л2тант...Мтант Фиг.З