Многовходовой сигнатурный анализатор Советский патент 1989 года по МПК G06F11/25 

Јь

00

to

1C

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики цифровых устройств. Целью изобретения является повышение быстродействия. Многовходовый сигнатурный анализатор содержит мультиплексор 1, число М входов которого равно числу информационных входов анализатора, счетчик 2 с коэффициентом пересчета М, блок 3 оперативной памяти с объемом памяти МхК, К-разрядный регистр 4, сумматор 5 по модулю два, блок 6 индикации, блок 7 управления. Особенностью анализатора является то, что формирование сигнатуры осуществляется непосредственно в ячейках блока оперативной памяти, при этом обеспечивается обработка одного бита входной информации за один такт синхросигнала, что, в свою очередь, обеспечивает повышение быстродействия анализатора. 1 з.п. ф-лы, 3 ил.

10 11 Фаг. 1

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики Л цифровых устройств.

Целью изобретения является повышение быстродействия анализатора..

На фиг. 1 приведена структурная схема анализатора; на фиг, 2 - структурная схема блока управления; на фиг. 3 - временные диаграммы, поясняющие работу анализатора,

Многовходовой сигнатурный анализатор (фиг,1) содержит мультиплексор 1, сче-тчик 2, блок 3 оперативной памяти, регистр 4, сумматор 5 по модулю два, блок 6 индикации, блок 7 управления. На фиг,1 также показаны группа информационных входов 8 анализатора, вход 9 синхронизации блока управ- 20 D-триггер 18 формирует на входе 22

ления; первый 10 и второй 11 входы управления режимом, вход 12 сброса блока управления, выход 13 стробиро- вания (первый выход) блока управления, второй выход 14 синхронизации блока управления (второй выход), выход 15 чтения-записи блока управления (третий выход), первый выход 16 синхронизации блока управления (четвертый выход), выход 17 сброса блока управления (питый выход).

Блок 7 управления (фиг.2) содержит D-триггер 18, RS-триггер 19, генератор 20 импульсов, шифратор 21,

первый 22, второй 23, третий 24, чет- $ ся в нулевое начальное состояние, нувертый 25 и пятый 26 входы шифратора

Шифратор 21 блока 7 управления представляет собой комбинаторную схему, работающую в соответствии с таблицей.

Анализатор работает следующим образом.

В анализаторе предусмотрено три режима работы: начальной установки, рабочий и вывода информации. Режим работы устройства задается управляющими сигналами, поступающими на входы 10 и 11.

В режиме начальной установки на входы 10 и 11 подается кодовая комбинация 10. Эта комбинация поступает на входы 25 и 26 шифратора 21. В соответствии с таблицей шифратор 21 формирует нулевые сигналы на выходах 13-15. Сигнллы на выходах 16 и 17 зависят от состояния остальных его входов. Нулевой сигнал с выхода И блока 7 управления поступает на вход установки нуля регистра 4 и вход

40

45

50

55

левой адрес поступает на адресные входы бпока 3 и блок оперативной памяти по данному адресу обнуляется. По окончании нулевого импульса на инверсном выходе D-триггера 18 на входах 22 и 23 шифратора 21 устанавливаются единичные сигналы. При этом снимается единичный сигнал на выходе 17 блока 7 управления, счетчик 2 переходит в режим счета. На счетный вход счетчика 2 поступают импульсы с выхода 16 блока 7 управления, повторяющие импульсы тактового генератора 20. Счетчик 2 осуществляет подсчет импульсов, последовательно изменяются адреса на адресном входе блока 3, по всем адресам в блок 3 оперативной па- мяти записывается нулевая информация. По заполнении счетчика 2 с его выхода переполнения поступает нулевой импульс на вход 12 сброса блока 7 управления. Сигнал с входа 12 поступает на R-вход RS-триггера 19 и сбрасывает триггер. Снимается единичный сигсгробирования мультиплексора 1, Регистр 4 устанавливается в нулевое состояние, мультиплексор 1 эапирается и на его выходе также устанавливается нулевой сигнал. В результате сигналы на всех входах сумматора 5 по модулю два равны нулю, а выходной его сигнал, равный сумме по модулю

два всех входных сигналов, становится равен нулю. Нулевой сигнал с выхода 15 блока 7 управления устанавливает блок 3 оперативной памяти в режим записи информации. Схема находится

в состоянии ожидания сигнала синхронизации. Импульс синхронизации, поступающий на вход 9 блока 7, воздействует на D-вход D-триггера 18. Тактируемый генератором 20 импульсов

шифратора 21 нулевой импульс (фиг.З), фронты которого совпадают с передними фронтами тактовой последовательности генератора 20. Импульс с инверсного выхода D-триггера 18 опрокидывает RS-триггер 19, Сигнал с выхода RS-триггера 19 поступает на вход 23 шифратора 21 (фиг.З ). Во время действия нулевого импульса на входе 22 сигнал на входе 23 равен единице и шифратор 21 формирует единичные сигналы на выходах 16 и 17. Сигналы с выходов 16 и 17 блока 7 управления поступают на счетчик 2, который устанавливает0

5

0

5

левой адрес поступает на адресные входы бпока 3 и блок оперативной памяти по данному адресу обнуляется. По окончании нулевого импульса на инверсном выходе D-триггера 18 на входах 22 и 23 шифратора 21 устанавливаются единичные сигналы. При этом снимается единичный сигнал на выходе 17 блока 7 управления, счетчик 2 переходит в режим счета. На счетный вход счетчика 2 поступают импульсы с выхода 16 блока 7 управления, повторяющие импульсы тактового генератора 20. Счетчик 2 осуществляет подсчет импульсов, последовательно изменяются адреса на адресном входе блока 3, по всем адресам в блок 3 оперативной па- мяти записывается нулевая информация. По заполнении счетчика 2 с его выхода переполнения поступает нулевой импульс на вход 12 сброса блока 7 управления. Сигнал с входа 12 поступает на R-вход RS-триггера 19 и сбрасывает триггер. Снимается единичный сиг3147

нал с входа 23 шифратора 21 и в соответствии с таблицей его работы прекращается поступление импульсов на выход 16 блока 7 управления, К этому моменту по всем адресам блока 3 записывается нулевая информация и анализатор готов к дальнейшей работе,

В рабочем режиме на входы 10 и 11 блока 7 управления подается кодовая комбинация 01. Шифратор 21 формирует единичный сигнал на выходе 13 (таблица). Включается в работу мультиплексор 1 и регистр 4. На информационные

входы мультиплексора поступают анали- товых импульсов по каждому i-му адре- зируемые последовательности сигналов, су блока 3 оперативной памяти проис- информация сопровождается импульсами ходит считывание информации,- сдвиг

синхронизации, поступающими на вход синхронизации. Каждый импупьс синхронизации, поступающий на вход 9 синх- ронизации бтока 7 управления, воспринимается D-триггером 18, тактируемым генератором 20 импульсов. После прихода каждого импульса на вход 9 D-триггер 18 формирует нулевой импульс на входе 22 шифратора 21 и устанавливает RS-триггер 9, формирующий единичный сигнал на его входе 23 Во время действия нулевого импульса на входе 22 сигнал на выходе 17 блока 7 управления равен единице, счетчик 2 сбрасывается в нулевое состояние. При этом единичным сигналом с выхода 15 блока 7 управления блок 3 оперативной памяти устанавливается в режим чтения. По окончании импульс на входе 22 шифратор 21 снимает сигнал установки нуля со счетчика 2 и формирует на выходах 14-16 последовательности прямоугольных импульсов (фиг.З), При этом последовательности на выходах 15 и 16 совпадают с тактовой последовательностью на входе 24 шифратора 21, а сигнал на выходе 14 является инверсией тактовой последовательности, В результате во время действия каждого импульса тактовой последовательности блок 3 работает в режиме чтения, по заднему фронту каждого тактового импульса регистр 4 осуществляет запись информации с выходов блока 3 оперативной памяти,

после каждого тактового импульса блок 3 переходит в режим записи и по выбранному счетчиком 2 адресу в память записывается информация с выходов регистра, сдвинутая на один разряд в сторону старших разрядов. В младший разряд слова по пыбраному адресу

записывается информация с выхода сум- матора 5 по модулю два, равная сумме по модулю два сигнала с выхода мультиплексора 1 и определенных разрядов регистра 4. Сигнал на выход мультиплексора 1 соответствует одному из информационных входов устройства. Выбор входа производится одновременно с выбором адреса блока 3 сигналом с выхода счетчика 2, который изменяет свое состояние по переднему фронту каждого тактового импульса. В результате последовательной обработки так5

0

0

5

на один разряд и запись в память, причем в младший разряд каждого числа записывается свертка по модулю два сигналов с определенных разрядов1 регистра и i-ro входа анализатора. При заполнении счетчика сигнал переполнения поступает на вход 12 блока 7 управления, снимаются импульсы с выходов 14-16 блока 7 управления и схема ожидает прихода следующего импульса синхронизации. Каждый импульс синхронизации.поступающий на вход 9 устройства, вызывает повторение всего цикла. Количество импульсов синхронизации соответствует длине анализируемой последовательности.

Таким образом, в рабочем режиме в в результате обработки множества входных сигналов, сопровождаемых импульсами синхронизации, по каждому i-му адресу блока памяти формируется сигнатура, являющаяся однозначной характеристикой последовательности, воздействующей на i-й вход анализатора.

В режиме вывода информации на управляющие входы 10 и 11- подается кодовая комбинация 11. При этом сигнал , на выходе 13-15 равен единице, а сигнал на выходе 7 - нулю. Сигнал на выходе 16 блока 7 управления зависит от состояния входа 22 шифратора 21, Под воздействием сигналов блока 7 управления счетчик 2 устанавливается в режим счета, блок 3 в режим чтения. Каждый импульс синхронизации, поступающий на вход 9, в блоке управления проходит на D-триггер Г8 и формирует нуелвой импульс на входе 22, Моменту появления импульса на входе 22 соответствует появление единичного сигнала на выходе 16 блока 7 управления (фиг.З. Импульс с выхода 16 блока 7

0

0

5

управления поступает на счетный вход счетчика 2, Счетчик изменяет свое состояние и на блок-индикации поступает адрес и содержимое опрашиваемых ячеек памяти блока 3. Таким образом, в режиме вывода информации под воздействием импульсов синхронизации на индикацию последовательно выводятся номера входов сигнатурного анализатора и соответствующие сигнатуры входных сигналов.

В результате использования всех режимов работы предлагаемое устройство позволяет формировать в памяти совокупность сигнатур всех анализируемых последовательностей и отразит их на индикаторе. При этом появляется возможность анализировать как вес многоразрядный входной сигнал в целом, так и сигналы на всех выходах анализатора в отдельности. При этом за счет формирования сигнатуры непосредственно в ячейках памяти блока

оперативной памяти обеспечивается об- 25 сумматора по модулю два соединен с

работка одного бита входной информации за один такт синхронизации по сравнению с двумя тактами в известном устройстве , что обеспечивает повышение быстродействия.

Формула изобретения

писи блока оперативной памяти соединен с одноименным выходом блока управления, входы сброса и синхронизации счетчика соединены соответственно с выходом сброса и первым выходом

5 синхронизации блока управления, выхоц переноса счетчика соединен с входом сброса блока управления, вход синхронизации блока управления является входом синхронизации устройства, перQ вый и второй входы управления мом блока управления являются одноименными входами анализатора, отличающийся тем, что, с целью повышения быстродействия, выход

5

первым информационным входом блока оперативной памяти, i-й информационный вход которого (, К, где К - разрядность сигнатуры) соединен с

о (i-l)-M выходом регистра,

5

0

Входы

22 I 23 24 25 Г 26 13 j 14| 5

13 О

X

о о

о 1 1 1

о 1 1

X X

X X

о 1

X X

о 1

X X

1

1 о о о о 1 1

о о о о

Выходы

13 j 14| 5

13 О

L iLi

о

о о о 1

о 1

о о о

о о о о

о 1 о

I 1

2

о 1

о 1

о I

о 1

о 1

о

о о о I

о о о о

(Риг г

и njnjn njnJHJTlJnLJnJ

«izi-JT±:

Режим 1

17

у i1 ппппппппп

Режим г

16 r-i ппп ппп ппп

ППППТХП-П ПЛ

п ппп пппппп

РежимЗ

15 -1

®а.З