Цифровой умножитель частоты Советский патент 1985 года по МПК H03B19/10 

выход - к второму управляющему входу блока управления и к адресному входу первого блока оперативного запоминания, информационный вход которого подключен к выходу сумматора, выход третьего вентиля подключен к входу третьего регистра памяти выход которого подключен также к второму сигнальному входу цифрового блока деления кодов, при этом у блока управления выход сигнала установки кода коэффициента умножения подключен также к установочному входу первого делителя частоты, выход

дополнительных опорных импульсов подключен к объединенным вторым сигнальным входам первого и второго делителей частоты и к управляющему входу второго блока переноса, выход сигнала управления цифровым блоком деления кодов - к управляющему входу цифрового блока деления кодов, а выход сигнала управления выбором режимов - к объединенным входам выбора режима первого и второго блоков оперативного запоминания, а выход управляемой линии, задержки является выходом цифрового умножителя частоты.

ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ, содержащий последовательно соединенные формирователь входного сигнала и блок управления, последовательно .соединеяные кварцевый генератор, первый формирователь импульсов, первый вентиль и первый делитель частоты, выход которого подключен к первому управлякидему .входу , блока управления, последовательно соединенные первый регистр памяти, блок сравнения кодов и второй формирователь импульсов, выход которого подключен к входу первого регистра памяти и к установочному входу блока управления, последовательно соединецные второй вентиль, сигнальный вход которого подключен к .выходу первого вентиля, второй регистр памяти, первый блок перено- . са и сумматор, выход которого подключен к первому управляющему входу первого блока переноса, последовательно соединенные третий регистр памяти и второй блок переноса, выход которого подключен к другому входу сумматора, а также второй делитель частоты, третий вентиль и цифровой блок деления кодов, при этом в блоке управления выход сигнала управления первым вентилем подключен к управляющему входу первого вентиля, выход сигнала управления вторым вентилем - к управляющему входу второго вентиля, выход сигнала управления третьим вентилем - к управляющему входу третьего . вентиля, выход сигнала управления перезаписью - к второму управляющему входу первого бло.ка переноса, а . . выход сигнала установки кода коэф.фициента умножения - к другому входу блока сравнения .кодов, о т л и ч а ю щ и и с я тем, что, с целью (Л .расширения диапазона умножаемых час-. тот в сторону верхних частот при сохранении высокой точности умножения, в него-введены последовательно соединенные первый блок оперативного запоминания и управляемая со ьо .линия задержки, управляющий вход которой подключен к выходу введенного второго блока оперативного запоминания, приэтом выход первого делителя частоты подключен также к 05 первому сигнальному входу цифрового блока деления кодов и к адресному входу второго блока оперативного запоминания, информационный вход которого подключен к выходу цифрового блока деления кодов, выход первого вентиля подключен также к сигнальному входу третьего вентиля и к первому сигнальному входу второго делителя частоты, установочный вход которого подключен к выходу второго регистра памяти, а

Изобретение относится к радиотехнике и может быть использовано в информационно-измерительных системах различного назначения.

Цель изобретения - расширение диапазона умножаемых частот в сторону верхних частот при сохранении высокой точности умножения.

На фиг. 1 представлена структурная электрическая схема цифрового умножителя частоты; на фиг. 2 - пример выполнения блока управления; на фиг. 3 - временные диаграммы, поясняющие работу цифрового умножи-. теля частоты.

Цифровой умножитель частоты содержит (фиг. 1) формирователь 1 входного сигнала, блок управления 2, первый, второй и третий вентили 3,4 и 5, первый-И второй делители частоты 6 и 7, первый и второй блоки переноса 8 и 9, первый у второй и третий регистры памяти 10,11 и 12, кварцевый генератор. 13, первый и второй формирователи импульсов 14 и 15, блок сравнения кодов 16, сумматор 17 цифровой блок 18 деления кодов, первый и второй блоки оперативного запоминания 19 и 20 и управляемая линия задержки 21. При этом блок управления 2 содержит (фиг. 2) вентили 22 и 23, триггеры 24-28, регистр памяти 29, формирователи импульсов 30 и 31, мультивибратор 32, элемент И 33 и элементы ИЛИ 34 и 35, а также сигнальный вход 36, установочный вход 37, первый и второй управляющие входы 38 и 39, выход 40 сигнала управления первым, вентилем, выход 41 сигнала управления вторым вентилем, выход 42 сигнала управления третьим вентилем, выход 43 сигнала управления перезаписью, выход 44 сигнала установки кода коэффициента умножения, выход 45 дополнительных опорных, импульсов, выход 46 сигнала управления цифровым блоком деления кодов и выход 47 сигнала управления выбором режимов.

Цифровой.умножитель частоты работает следующим образом.

В исходном состоянии триггеры первого, второго и третьего регистров памяти 10,11 и 12, а. также регистров цифрового блока 18 деления кодов и .первого и второго делителей .частоты 6 и 7 находятся в нулевом состоянии, первый и второй блоки оперативного запоминания 19 и 20 находятся в режиме Запись (нулевой уровень потенциала на входе выбора режима), на выходе блока сравнения кодов 16 - высокий уровень потенциала, первый, второй и третий вентили 3,4 и 5 закрыты. Переключателями или с помощью цифрового код.а, поступающего извне, в регистр памяти 29 блока управления 2 (фиг. 2) записывается код числа К,, который в качестве коэффициента деления устанавливается в первом делителе частоты 6 (коэффициент -умножения цифрово3го умножителя частоты) и поступает на вход блока сравнения кодов 16. При этом ввиду того, что коды на входах блока сравнения, кодов 16 стали различными, иа его выходе устанавливается нулевой уровень потен циала, что, в свою очередь, приводи к появлению импульса иа выходе второго формирователя импульсов Г5 (момент Ц на фиг. Зв), который, во-первых, переписывает в первый ре гистр, памяти 10 значение кода и на выходе блока сравнения кодов 16 устанавливается высокий уровень потенциала и, во-вторых., .подготавливает блок управления 2 (фиг. 2) к .работе, устаиавливая триггеры 24, 26,2.7,28 в нулевое, а триггер 25 в единичное состояния. При этом вентиль 22 открывается, а вентиль 23 .будет з.акрыт.. При переходе .умножаемого сигнала (фиг. 36), имеющего частоту , через нулевое значение .из отрицательной области в полояштельную формирователь 1 вырабатывае ИЙПУЛЬС V (фиг. Зг) , который ПОСТ пает через открытый вентиль 22 блока управления 2 иа вход триггера 28 и устанавливает его в единичное состояние, что приводит к открытию первого, второго и третьего вентилей 3,4 и 5 (фиг. Зо,е,и). Сформированные первым формирователем им пульсов 14 импульсы с частотой fp .(фиг. За) кварцевого генератора 13 через открытый первый вентиль 3 начинают поступать в перв.ый делител частоты 6 и через второй и третий вектили 4 и 5 - во второй и третий регистры памяти 11 и 12 соответственно (фиг. Зж,к). При поступлени первого выходного импульса с первого делителя частоты 6 Симпульс на фиг. Зд) на первый управляющий вход 38 блока управления 2 осуществляется переброс триггера 25 (фиг. 2) в нулевое состояние, что приводит к появлению низкого уровня потенциала иа выходе элемента И 33 и закрытию третьего вентиля 5 (фиг. Зе). Таким образом, в третьем регистре памяти . 12 будет зафиксировано число К. Перепад из в О с выхода элемента И 33 (фиг. 2) поступа1ет на формирователь импульс:ов 31, вырабатывающий импульс Vj .(фиг. Зз), который через элемент ИЛИ 35 поступает на управляющий вход цифрового блока 18деления кодов.При 61 4 этом число из третьего регистра памяти Г2 переписывается в регистр К цифрового блока 18 деления кодов. По окончании периода Т с формиройателя I в блок управления 2 поступает сигнал Vj(фиг. Зг), по которому триггер 28 устанавливается в нулевое, а триггер 24 - в единичное состояния (фиг. 2), что, с одной стороны, приводит к закрытию вентиля 22 и прекращению поступления импульсов с формирователя 1 в блок управления2, ас другой стороны, к закрытию первого и второго вентилей 3 и 4 (фиг. Зо,и). Таким образом, во втором регистре памяти 11 будет записано число N (фиг. Зк), а в первом делителе частоты. 6 дп., число, накопл.енное в нем промежуток времени от- момента последнего выходного импульса делителя частоты 6 до конца периода Т. При переходе триггера 28 в нулевое состояние формирователь импульсов 30 вырабатывает импульс V (фиг. 3л), который, во-первых, поступая на второй управляющий вход первого блока переноса 8 (фиг. 1), .переписывает число N из второго регистра памяти 11 в сумматор 17 Иj во-вторых, через элемент ИЛИ 35 (фиг. 2) поступает на управляющий вход цифрового блока 18 деления кодов, что приводит к перезаписи числа п из первого делителя частоты 6 в соответствующий регистр цифрового блока I8 деления кодов, после чего триггеры первого делителя частоты 6 устанавливаются в О. Сигнал V, поступая на вход триггера 27 (фиг. 2), переводит его в единичное состояние, при этом открывается вентиль 23 и. импульсы с выхода мультивибратора 32 (фиг. 3м) начинают поступать в первый делитель частоты 6, на управляющий вход второго блока переноса 9 и во второй делитель частоты 7. При этом, в соответствии с адресами, задаваемыми первым делителем часто.ты 6, во второй блок оперативного запоминания 20 записывается из цифрового блока 18 деления кодов ряд значений отношений 4Dl iSilllASl V V V 1 KI йп причем целая часть этих отношений

; S . -

атбраеывается (в частности, на импульсе отношение К дп/К записывается во. второй .блок оперативного запоминания 20 в виде нулей), кроме того, по каждому из импульсов рассматриваемой серии, в суммачор 17 переносится из третьего регистра памяти 12 через второй блок переноса 9 значение К, и осуществляются последовательные вы-: числения

N-K, N-2K,, N-3K, и т.д., причем, если.разность зта положительная, то по адресу, определяемому вторым делителем частоты 7, в первый блок оперативного запоминани 19 записывается О, а если отрицательная , то через первый блок переноса 8 из второго регистра памяти 11 в сумматор 17 поступает второе значение. N на суммирование (например, это произошло на i-м импульсе рассматриваемой серии, тогда в сумматоре 17 будет записано число 2 N - -iK , а -в первый блок оперативного запоминания 1.9 по соответствующему адресу будет записана 1 Через N импульсов на выходе второго делителя частоты 7 появляется сигнал V (фиг. Зн)., (коэффициент деления второго делителя частоты 7, как указывалось ранее, устанавливается равным N), который, поступая на второй управ.ляющий вход 39 блока управления 2 СФиг. 2), во-первых, переводит триггер 27 в нулевое состояние и тем. вентиль 23 закрывается, что вызывает прекращение поступления импульсов мультивибратора 32 в цифровой умножитель частоты и, во-вторых, переводит триггер 26 в единичное состояние, что приводит к переводу в режим. Чтение первый и второй .блоки опер тивного запоминания 19. и 20 и к открытию первого вентиля 3 (фиг. 1, фиг. Зп,о). Через вновь открывшийся первый вентиль 3 с частотой fo импульсы начинают поступать в первый

21066

и второй делители частоты 6 и 7, которые задают адреса первому и второму блокам оперативного запоминания. 19 и 20. Сигналы поступают с 5 первого блока оперативного запоминания 19 (фиг. Зр) на выход цифрового умножителя частоты с задержкой, обусловленной кодом, поступающим из второго блока оперативного запоминания 20 на управляющий вход линии

задержки 21, при этом на выходе циф- . рового умножителя частоты устанавливается частота (фиг. 3с). При изменении величины коэффициента умножения с К на К2 срабатывает блок сравнения кодов 16 и на установочный вход 37 блока управления 2 поступает сигнал, который приводит устройство ц исходное состояние,

20 после чего повторяются процессы, описанные выше. В результате на выходе цифрового умножителя частоты установится частота .

Таким образом, в предложенном

25 цифровом умножителе частоты верхний предел формируемой частоты не зависит от времени выполнения операции деления лп на К. Поскольку для вычисления одного разряда частного от де-

30 ления. йп на К требуется .3-А .периода TO кварцевого генератора, а для обеспечения необходимой равномерности выходной импульсной последовательности нужно рассчитать m разрядов частного, то период выходных импульсов в прототипе для работы цифрового умножителя частоты без сбоев должен быть равен не менее (3-4)тТо, а в предлагаемом цифровом умножителе Частоты эта величина близка к Тд. Следовательно, используя предлагаемый цифровой умножитель частоты, можно увеличить диапазон формируемых частот в сторону верх с них частот () mlj/Т(з-(3т4)т раз, что выгодно отличает предлагаемый цифровой умножитель частоты от прототипа и расширяет область его применения. . lillMIIMinilllllMIII fe Vr . шГиТПТ i I I ... I in

t t

1 iiiiiiinitiMiii ( I II I 11 I