Цифрочастотное вычислительное устройство Советский патент 1985 года по МПК G06F7/68 

СО

0д

00 9д 00 Изобретение относится к цифрочастотной вычислительной технике, в которой реализуются математические опе рации над .двумя аргументами-п разряд ными операндами путем цифрочастотног модулирования импульсного потока в двоичном умножителе. . .J Цель изобретения - упрощение устройства. S На фиг.1 представлена структурная схема цифрочастотного вычислительного устройства: на фиг.2 - временная диаграмма входных сигналов. Устройство содержит двоичный умно житель (ДУ)1, элемент И 2, преобразователь 3 параллельного кода (опера да N-) в последовательный, регистр 4 (операнда Ny), разрядные выходы кото рого соединены с управляющими входами ДУ 1, выход которого соединен с одним из входов элемента И 2, второй вход которого соединен с выходом преобразователя 3, вход сдвига которого соединен с входом сдвига регист ра 4 и входом синхронизации С ДУ 1, подключенного к входу синхронизации устройства F, второй вход которого F,. соединен с информационным входом ДУ и с входом приема кода в регистр 4 информационные входы которого соединены с входами операнда N, а информационные входы преобразователя 3 соединены с входами операнда N. Цифрочастотное вычислительное устройство (фиг-. 1). работает следующим образом. Тактовые импульсы частоты F-p вводят в регистр 4 операунда N и одновременно переключают внутренний счетчик входных приращений ДУ1. Между соседними тактовыми импульсами размещены г синхронизирующих импульсов (фиг.2), осуществляющих п последовательных сдвигов операндов N и N в регистре 4 ив преобразователе 3 соответственно, причем на выходе последнего последовательно оказываются значения всех разрядов операнда Ny , начиная со старшего. В пределах одного цикла преобразования ДУ 1 каждое значение кода ,образованное в результате последовательных сдвигов операнда Ну, умножается на частотную компоненту Fci , обрасин-хронизирующего сигнала зуя на выходе ДУ1 сумму, Ji , где FC F,, N. ,1 1 ,2. . . , h. Ha выход элемента И 2 проходят частотные компоненты с номерами г , для которых на управляющем входе элемента И 2 оказываются разрешающие значения сигналов, соответствующие 1 - значению i-X разрядов операнда Ny. Таким образом, в устройстве осуществляется выработка частотных компонент с весдми пропорциональными значениям кодов Nxi и их суммирование в соответствии со значениями разрядов операнда N,, т.е. обеспечивается матиматическая операция произведения операндов, результат которой выдается в виде значения частоты F импульсной последовательности с выхода элемента И 2: F . Для предотвращения выхода операнда NJJ при его-сдвиге за пределы разрядной сетки регистра 4 необходимо иметь регистр 4 двойной разрядности (2п), в противном случае операция произведения кодов будет выполнена с погрешностью с, обусловленной пренебрежением младшими разрядами кода NT. и оцениваемой выражением с СпЧ)/2.

Фиг.г

даФРОЧАСТОТНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее двоичный умножитель, регистр и элемент И, выход которого соединен с выходом устройства, а первый вход подключен к выходу двоичного умножителя, управляющие входы которого соединены с выходами разрядов регистра, отличающееся тем, что с целью упрощения, оно содержит преобразователь .параллельного кода в последовательный, выход которого соединен с вторым входом элемента И, информационный вход двоичного умножителя соединен с информационным входом устройства, вход синхронизации которого соединен с входами синхронизации двоичного преобразователя параллельного кода в последовательный и входом управления сдвигом регистра, информационные входы которого соединены с входами перв-ого § операнда устройства, входы преобразователя параллельного кода в последоО) вательный соединены с входами второго операнда устройства.