Устройство для кодирования звуковых сигналов с инерционным компандированием Советский патент 1985 года по МПК H03M3/00 H04B1/04 

2. Устройство по n.l, о т. л ичающееся тем, что блок формирования кода инерционной шкалы содержит блок начальной установки, блок формирования импульса смены знака,элемент НЕ, три блока элементов И, блок самоблокировки памяти, -блок памяти признака, элемент И, блок уменьшения кода, блок элементов ИЛИ, регистр, цифровой компаратор и элемент ИЛИ, выход которого подключен к первому входу блока памяти признака, выход которого соединен с первыми входами элемента ,И и блока самоблокировки памяти, выход которого подключен к второму входу блока памяти признака, вькод элемента И соединен с первым входом блока уменьшения кода, выходы которого соединены с первьгми входами третьего блока элементов И, выхды всех блоков элементов И подключены к соответствукнцим входам блока элементов ИЛИ, выходы которого соединены с первыми входами регистра, первые выходы которого соединены -с первыми выходами блока формирования кода инерционной шкалы и подклю чены к соответствукндим первым входам второго блока элементов И и цифрового компаратора, вторые выходы регистра подключены к вторым входам блока уменьшения кода, второй вход ре-гистра соединен с выходом блока начальной установки, а третий вход - с первым входом блока формирования кода инерционной шкалы,, входы которого с второго по пятый подключены соответственно к третьему входу блока памяти признака, второму входу блока самоблокировки памяти, первому и второму входам блока формирования импульса смены знака, первый выход которого соединен с BTopiwM входом третьего блока элементов И и с вторым выходом блока формирования кода инерционной шкалы, шестые входы которого подключены к первым входам первого блока элементов И и вторым входам /цифрового компаратора, первый выход которого соединен с вторьв4 входом первого блока элементов И и первым входом элемента ИЛИ, второй выход цифрового компаратора подключен к второму входу элемента ИЛИ и через элемент НЕ - к второму входу элемента И, третий вькод цифрового компаратора соединен с третьим входом третьего блока элементов И и вторым входом второго блока элементов И, третий вход которого подключен к второму вькоду блока формирования импульса смены знака.

л

3. Устройство по п. 1, отличающееся тем, что блок управления содержит формирователь импуль са управления блоком коммутации, формирователь импульса конца первого цикла, блок формирования импульса обнуления памяти, формиро- , ватель импульса конца преобразования генератор тактовых импульсов, первый и второй формирователи импульсов, задающий генератор импульсов, переключатель, триггер, блок формирования импульсов начальной установки и формирователь импуЛьсрв синхронизации, первьй выход формирователя импульса конца преобразования соединен с первым входом генератора тактовых импульсов, выход которого подключен к входу первого формирователя импульсов, выход задающего генераторасоединен с первым входом переключателя, выход которого через второй формирователь подключен к второму входу генератора тактовых импульсов и первому входу формирователя импульса управления блоком коммутации и первому входу триггера, первьй вькод которого подключен к первому .вхюду блока формирования импульсов начальной установки, первьй выход которого соединен с входом формиров4теля импульсов синхронизации, первьй выход которого подключен к второму входу триггера, второй выход которого соединен с первым входом блока формирования импульса обнуления .памяти, второй вход которого объединен с вторым входом блока формирования импульсов начальной установки и подключен к первому выходу формирователя импульса конца первого цикла, второй выход которого соединен с вторым входом формировате ля импульса управления блоком коммутации, выход второго формирователя импульсов соединен с первым выходом блока управления, выходы которого с второго по десятьй соединены соответственно с первым выходом первого формирователя импульсов, вторым

.1

.вькодом формирователя импульса конца преобразования, вторым выходом фор,мирователя импульсов синхронизации, выходом блока формирования импульса обнуления памяти, третьим и четвертым выходами формирователя импульсов синхронизации, вькодом фор- . мирователя импульса управления блоком коммутации, вторым выходом первого формирователя импульсов и вторым выходом блока формирования им97085

пульсов начальной установки, первый, второй, третий и четвертый входы блока управления подключены соответственно к третьему входу блока формирования импульса обнуления памяти, входу формирователя импульса конца первого цикла, входу формирователя импульса конца преобразования объединенному с третьим .входом блока формирования импульсов начальной установки, и второму входу переключателя,

1. УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ЗВУКОВЫХ СИГНАЛОВ С ИНЕРЦИОН-НЫМ КОМПАНДИРОВАНИЕМ, содержащее источник сигнала, усилитель, блок дискретизации и хранения, блок масштабного усиления, первый вход и выход которого соединены с соответствующими входами блока коммутации, анашого-цифровой преобразователь, формирователь кода, первые входы которого соединены с первыми выходами аналого-цифрового преобразователя, а выходы являются выходами устройства, отличающееся тем, что, с целью увеличения, точности и уменьшения времени кодирования, в него введены блок смещения уровня, блок определения кода мгновенной шкалы, блок формирования кода инерционной шкалы и блок управления, первый и второй выходы которого подключены соответственно к первому и второму управляющим входам блока дискретизации и хранения вход которого через усилитель соединен с источником сигнала, а вькод подключен к первому входу блока масштабного усиления, управляющие входы которого объединены с соответствующими вторыми входами форм1-1рователя кода и подключены к первым выходам блока формирования кода инерционной шкалы, второй выход которого соединен с первым входом блока управления, третий выход которого подключен к третьему входу формирователя кода, а четвертый, пятый, шестой и седьмой выходы соединены соответственно с первым, вторьм, третьим и четвертым входа-с ми блока формирования кода инерцион€ ной шкалы, пятый вход которого объе- (Л динен с первым входом блока определения кода мгновенной шкалы и под. ключен к второму выходу аналого-цифрового преобразователя, шестые входы блока формирования кода инерционной шкалы соединены с выходами блока определения кода мгновенной ;о | шкалы, вторые входы которого подключены к соответствующим первым выходам аналого-цифрового преобразователя, эо ел третий и четвертый выходы которого соединены соответственно с вторым и третьим входами блока управления, восьмой выход которогр соединен с управляющим входом блока коммутации, выход которого через блок смещения уровня подключен к первому входу аналого-цифрового преобразователя, второй и третий входы которого соединены соответственно с девятым и десятьм выходами блока управления, четвертый вход которого подключен к шине внешней синхронизации.

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах дискретной обработки звуковьк сигналов, например, в телерадиовещании.

Цель изобретения - увеличение точности и уменьшение времени кодирования.

На фиг, изображена структурная схема устройства; на фиг. 2 - структурная схема блока формирования кода инерционной шкалы, на фиг. 3 -структурная схема блока управления; на фиг. 4. - принципиальная электрическая схема аналоговой части устройства{ яа фиг. 5 - принципиальная электрическая схема аналого-цифрового преобразователя (АЦП) и формирователя кода; на фиг. 6 - принципиальная электрическая схема блока определения кода мгновенной шкалы; на фиг.7- принципиальная электрическая схема блока формирователя кхэда инерционной шкалыJ на фиг. 8 - принципиальная электрическая схема блока управления; на фиг. 9 - характеристика квантования отсчетов звукового сигнала на фиг. 10 - временные диаграммы импульсов, вырабатьгааемых в блоке управления.

Устройство для кодирования звуковьк сигналов с инерционным компандированием (фиг. 1) содержит последовательно соединенные источник 1 сигнала,, усилитель 2, блок 3 дискретизации и хранения и блок 4 масштабного усиления, вход и выход которого подключены к входам блока 5 коммутации, аналого-цифровой преобразователь (АЦП) 6, формирователь 7 кода, блок 8 смещения уровня,, блок 9 определения кода мгновенной шкалы (МШ), блок to формирования кода

инерционной шкалы (ИШ) и блок 11 управления. Первые выходы 12 АЦП 6 подключены к первым входам 13 формирователя 7 кода, вторые входы 14 которого объединены с управляквцими

входами блока 4 масштабного усиления и подключены к первьЫ выходам 15 блока 10 формирования кода. ИШ, второй выход 16 которого соединен с первым входом 17блока 11 управления, первый и второй выходы 18 и 19 последнего подключены к соответствукщим управляющим входам блока 3 дискретизации и хранения третий выход 20 блока 11 управления

0 соединен с третьим вкодом 21 формирователя 7 кода. Выходы 22-25 с четвертого по с.едьмой блока 11 подключены к входам 26 - 29 с первого по четвертый блока 10, пятый

5 вход 30 которого объединен с первым входом блока 9 определения кода МП и подключен к второму выходу 31 АЦЦ 6, вторые входы блока 9 соединены с соответствующими первими выхо

0 дами 12 АЦП 6, к первому входу 32 которого через блок В смещения уровня подключен выход блока 5 коммута ции, а выходы блока 9 подключены к шестым входам 33 блока 10. Восьмой

выход 34 блока 11 управления соединен с управляющим входом блока 5 коммутации, а девятый 35 и десятый 36 выходы подключены к второму 37 и третьему 38 входам АЦП 6, третий 39 и четвертый 40 выходы которого

соединены с вторым 41 и третьим 42 входами блока М управления, четвертый вход 43 которого подключен к шине 44 внешней синхронизации.

Блок 10 формирования кода ИИ (фиг. 2) содержит блок 45 начальной установки, блок 46 формирования импульса-смены знака, элемент НЕ 47, первьй 48 и второй 49 блоки элементов И и соединенные последовательно по первым выходам и входам блок 50 самоблокировки памяти, блок 51 памяти признака, элемент И 52, блок 5 уменьшения кода, третий блок 54 элементов И, блок 55 элементов ШШ.регистр 56 кода ИШ, цифровой компардтор 57 и элемент ИЛИ 58, выход которого подключён к второму входу блока 51 памяти признака, выход которого соединен с первым входом блока 50 самоблокировки памяти. Второй выход цифрового компаратора 57 подключён к второму входу элемента ИЛИ 58 и через элемент НЕ 47 к второму входу элемента И 52, третий в№:од компаратора 57 соединен с вторым входом третьего блока 54 и первым входом второго блока 49 элементов И. Вторые входы последнего подключены к соответствукицим первым выходам регистра 56s которые соединены с первыми выходами 15 блока 10 формирования кода ИШ. Входы 26 - 30 с первого по пятый блока 10 подключены соответственно к второму входу регистра 56, третьему входу блока 51, второму входу блока 50 И первому и второму входам блока 46, первый выход которого соединен с третьим входом третьего блока 54 элементов И и вторьм выходом 16 блока 10, шестые входы 33 которого подключены к вторым входам компаратора 57 и первым входам nepBOic блока 48 элементов И, второй вход последнего соединен с первым вы содом компаратора 57

Выходы первого 48 и второго 49 блоков элементов И подключены к вторым и третьим входам блЬка 55 элементов ИЖ, третий вход блока 49 соединен с вторым выходом блока 46 формирования импульса смены знака, а третий вход регистра 56 кода ИШ подключен к выходу блока 25 начальной установки.

Блок 11 управления (фиг. 3) содержит формирователь 59 импульса управления блоком коммутации, фор1970854

мирователь 60 импульса конца первого, цикла, блок 61 формирования импульса обнуления памяти, соединенные последовательно по первым выходам

5 и входам формирователь 62 импульса конца преобразования, генератор 63 тактовых импульсов и первьй формирователь 64 импульсов и соединенные последовательно по первым выходам

10 и входам задающий генератор 65 им- пульсов, переключатель 66, второй формирователь 67 импульсов, триггер

68завершения первого цикла, блок

69формирования импульсов начальной установки и формирователь 70

.импульсов синхронизации, первый выход которого подключен к второму входу триггера 68, второй выход которого соединен с первым входом

20 блока 61. Второй вход йоследнего вместе с вторым входом блока 69 . подключены к первому выходу формирователя 60, второй выход которого соединен с первым входом формирователя 59. Второй вход последнего объединен с вторым входом генератора 63 и подключен к выходу второго формиров ателя 67 импульсов, соедцненному с первым выходом 18 блока 11 управления.

Выходы 19, 20, 22 - 25, 34-36 со второго по десятый блока 11 управления подключены соответственно к первому выходу первого формиро,, вателя 64 импульсов, второму выходу формирователя. 62, второму выходу формирователя 70, выходу блока-61, третьему и четвертому выходам формирователя 70, в(ыходу формирователя 59, второму выходу первого формирователя 64 импульсов и второму выходу блока 69. Входы 17, 41, 42 и 44 с первого по четвертый блока 11 управления соединены соответственно

с С третьим входом блока 61, входом формирователя 60, входом формирователя 62, объединенным с третьим входом блока 69 и вторьм входом переключателя 66.

В качестве примера реализации устройства для кодирования звуковых сигналов с инерционным компан дированием приведена конкретная принципиальная схема (фиг. 4 - 8).

55 Источником 1 сигнала может служить микрофонный усилитель, магнитофон, электропроигрываклцее устройство и пр. Усилитель 2 содержит

усилительньй каскад 71 (фиг. 4), собранный на микросхеме типа К553УД1А, и пассивный трехзвеиньй LC-фильтр 72 Кауэра 7-го порядка. Усилительный каскад 71 предназначен для согласования динамического диапазона звукового сигнала (ЗС) ис-точника 1 с диапазоном квантования устройства, а фильтр 72 - для: подавления высокочастотных составляющих ЗС, лежащих выше половины частоты дискретизации (24 кГц). Блок 3 дискретизации и хранения сот -держит два буферных каскада 73 и 74, триггер-формирователь 75 импульса дискретизации (элементы типаК531ЛАЗ формирователь 76 импульса управления клк)чом 77 на дифференциальном каскаде 78, 79 и запоминающий конденсатор 80.

/ Входной буферный каскад 73 на микросхеме типа К544УД2 работает в режиме повторителя напряжения. Высокое входное сопротивление выводного буферного каскада 74 на MIJKPOсхеме типа К574УД1А предотвращает разряд запоминающего конденсатора 78 в период времени хранения отсчета ЗС. Стабилитроны в базовых цепях дифференциального каскада 78, 79 служат для согласования уровней .ТТЛ с диапазоном работы ключа 77. Блок 4 масштабного усиления собран . на операционном усилителе 81типа К544УД2А с резистивной матрицей

82типа 301НРЗ и ключами 83 на микросхеме типа К590КН6 в цепи обратной связи. Резисторы матрицы 82 R-2R соединены таким образом, что образуют делитель выходного напряжения операционного усилителя 81 в соотношении 1-2-14-8. Для согласования уровней ТТЛ с уровнями КМОП ключей

83используют элементы НЕ 84 серии К155ЛНЗ с открытым коллектором. Блок 5 коммутации собран на микросхеме

85 К590КН6 с сргласователем уровней ТТЛ-КМОП на элементе. 86 типа К155ЛНЗ ,Блок 8 смещения уровня реализован на операционном усилителе 87 типа К574УД1А,-работающем в режиме .суммирования напряжения отсчетов сигнала с половиной опорного напряжения АЦП 6.

АЦП 6 (фиг. 5) построен по широко известной схеме последователь|Ного приближения и содержит регистр

|88 последовательных приближений на микросхеме типа К155ИР 17, цифроаналоговьй преобразователь (ЦАП)

89типа К1108ПА1А и компаратор

90типа К521САЗБ. . Особенностью данной схемы является включение компаратора 90 в режиме сравнения токов, Диоды на его входе защищают компаратор 90 от перегрузки. Формирователь 7 кода содержит регистр 91 из четырнадцати D-триггеров (три микросхемы К155ТМ5 и половину микросхе№1 К155ТМ7). Блок 9 определения кода.мгновенной шкалы (фиг. 6) реализован на логических элементах серии К155 типа К155ЛП5, К155ЛА4 и К155ЛАЗ. .

Показанное включение логических элементов реализует следукидую таблицу истинности.

71

Блок 10 формирования кода инер ционной шкалы выполнен на микросхемах серии К155. Принципиальная электрическая схема блока приведена на фиг. 7. Первьй 48, второй 49 и тре тий 54 блоки элементов И и блок 55 элементов ШШ выполнены на микросхемах 92 и 93 типа К155ЛРЗ, а также на третьем и четвертом элементах микросхемы 94 типа К155ЛАЗ. Регистр 56 кода инерционной шкалы выполнен на микросхеме 95 типа К155ТМ7. Блок 45 начальной установки содержит конденса-тор 96 и регистр 97. Цифровой компаратор 57 вьтолнен на микросхеме 98 типа К155ИМЗ и первом элементе микросхемы 99 типа K155JIA3 Элемент НЕ 47 реализован на втором элементе той же микросхемы 99. Элемент ИЛИ 58 реализован на третьем элементе микросхемы 99. Блок 51 памяти признака, вьтолнен на первом D-триггере микросхемы 100 типа К155ТМ2. Блок 50 самоблокировки памяти реализован на втором элементе микросхемы 94 типа К155ЛИ1. Элемент И 52 вьтолнен на первом элементе той же микросхемы 94. Блок 53 уменьшения кода реализован на сумматоре 101 типа К155ИМЗ и двух элементах микросхемы 102. Блок 46 формирования импульса смень знака содержит второй D-триггер микросхемы 100 типа К155ТМ2, два ждущих мультивибратора, собранных на микросхеме 103 типа К155АГЗ с соответствующими время задающими элементами 104 - 107 и два элемента 2И-НЕ микросхемы 102, служащих для смешивания импульсов смены знака от положительных и отрицательных фронтов смены кода первого разряда.

I

Блок 11управления также в основном вьшолнек на микросхемах 155 серии (фиг. 8). Задающий генератор 65 импульсов вьтолнен по схеме мультивибратора на элементах .108 и 109 микросхемы типа K155J1A3 с времязадающими элементами 11О-112. Второй формирователь 67 импульсов выполнен в виде ждущего мультивибратора на микросхеме 113 типа К155АГЗ с времязадающими элементами 114 и 115 используется инверсный выход мультивибратора. Генератор 63 тактовых импульсов содержит RS-триггер запуска на первом 116 и втором 117 элементах микросхемы типа К155ЛАЗ,

970858 ,

непосредственно тактовый генератор, выполненньй на третьем элементе 118 той же микросхемы с линией 119 задержки типа ММЛЗ-М-0,5/300 в цепи 5 обратной связи и формирователь фронтов на первом элементе 120 микросхемы типа К155ЛИ1. Первый формирователь 64 импульсов вьтолнен на микросхеме 121 с времязадающими

to элементами 122, 123 аналогично формирователю 67 импульсов. Формирователь 59 импульса управления блоком коммутации и триггер 68 завершения цикла представляют собой RS-триггеры, выполненные на элементах 124-127 микросхемы типа К155ЛАЗ. Блок 69 формирования импульсов начальной установки содер жит второй элемент 2И 128 микросхемы типа К155Щ1 и четвертый элемент 2И-НЕ 129 микросхемы типа К155ЛАЗ. Формирователь 70 импульсов синхронизации содержит ждущий мультивибратор на микросхеме 130 типа К155АГЗ с времязадающими элементами 131 и 132, линию 133 задержки типа ММПЗ-М-1,0/300 с отводом через 0,1 мкс и два формирователя . на элементах 134 и 135 типа К155ЛИ1. Формирователь 60 импульсов конца первого цикла выполнен на микросхеме 136 типа К155АГЗ с времязадающей цепочкой 137 - 139. Формирователь 62 импульсов конца преобразования вьтолнен

5 на микросхеме 140 аналогично. Блок 61 формирования импульса обнуления памяти вьтолнен на элементе ЗИ-НЕ 141 типа К155ЛА4.

Устройство работает следующим

0 образом.

Аналоговый звуковой сигнал поступает на вход усилителя 2 (фиг.11 где усиливается таким образом, чтобы использовалась вся шкала

5 квантования, и ограничивается по , спектру с целью предотвращения перекрытия боковых полос ЗС при дискретизации, после чего поступает на вход блока 3 дискретизации и

0 хранения. Далее работа устройства для кодирования звуковых сигналов происходит следующим образ ом. При подаче питающего напряжения +5В конденсатор 96 в блоке 45 начальной установки (фиг. 7) не может мгновенно зарядиться до напряжения, равного уровню логической единицы +2,4В. Постоянная времени заряда

911

цепи 97, 96 выбрана такой, чтобы на R-входе D-триггеров 95 регистра 56 кода ИШ оставался уровень логического нуля на время, достаточное для установки триггеров в нулевое состояние. Таким образом, в начале работы устройства на управляющем входе блока 4 масштабного усиления всегда устанавливается код 00, соответствующий самой точной шкале квантования (фиг.9), что предотвращает грубое квантование ЗС в начальньй момент работы. Задающий генератор 65 импульсов (фиг. 3,8) запускается ина его выходе появляются прямоугольные импульсы с периодом 20,8 МКС (48 кГц). Если переключатель 66 находится в верхнем положении (фиг.8), то эти импульсы поступают на вход второго формирователя 67 импульсов, где по их положительному фронту вьфабатыва1бтся короткие (длительностью 150 не) отрицательные импульсы (фиг . 10 а,б). Наличие, второго формирователя 67 Импульсов обеспечивает возможность внешней синхронизации устройства со входа 44 любым импульсным сигнаом с частотой 48 кГц. Короткий отрицательный импульс поступает одновременно на вход блока 3 дискретизаций и хранения (выход 18 блока 11) как импульс начала выборки (ИНВ), на второй вход генератора 63 тактоых импульсов, на первый вход формирователя 59 импульса управления : блоком коммутации и на первый вход триггера 68 завершения первого цика .

С приходом ИНВ на первый управляющий вход блока 3 дискретизации и хранения (фиг. 4) RS-триггер 75 устанавливается в единичное состояние. На коллекторе транзистора 79 появляется потенциал +15 В. Ключ 77 открывается и конденсатор 80 заряжается до напряжения ЗС и далее; отслеживает его изменения. Одновременно (фиг. 3, 8) RS-триггер-в формирователе 59 импульса управления блоком коммутации (фиг. 10 д) и триггер 68 завершения первого цикла устанавливаются в единичные состояния. При этом уровень логичес-г кой единицы с восьмого выхода 34 блока 11 управления поступает на управляющий вход блока 5 коммута708510

ции (фиг. 1,4), который подключает выход блока 3 дискретизации и хранения к входу блока 8 смещения уровня, а уровень логической единиs цы с выхода триггера 68 завершения первого цикла поступает на первый вход блока 69 формирования импульсов начальной установки (фиг. 8), . элемент 129, на выходе которого

0 устанавлива.ется уровень логической единицы. Последний поступает на соответствующий вход элемента 128, на другом входе которого установлен потенциал логического нуля, приходящий с четвертого выхода 40 АЦП 6 (фиг. 5). На втором выходе блока 69 формирования импульсов начальной установки устанавливается уровень логического нуля (фиг. 10 г), который поступает с десятого выхода 36 блока 11 управления на третий вход 38 АЦП 6 (фиг. 5), подготавливая таким образом регистр 88 последовательных приближений к работе. 0т5 рицательный импульс с выхода второго 67 формирователя импульсов поступает на второй вХод генератора 63 . тактовых импульсов (фиг. 8). При этом RS-триггер на элементах 116 и

0 1 7 устанавливается в единичное состояние и на входе элемента 118 возникает уровень логической единицы. Генератор 63 тактовых импульсов начинает вырабатывать прямоугольные импульсы в виде меандра, которые через элемент 120 поступают на вход первого формирователя 64 импульсов. В последнем по отрицательным фронтам меандра формируются короткие.положительные и отрицательные импульсы длительностью

Л150 НС и периодом в Т мкс(фиг. 10 в) Первый отрицательньй импульс является импульсом конца выборки (ИКВ), которьй с второго выхода 19 блока .

11 управления поступает на второй управляющий вход блока 3 дискретизации и хранения (фиг. 4). При этом RS-триггер 75 возвращается в нулевое состояние, потенциал на коллекторе транзистора 79 снижается до минус 9 В, ключ 77 закрывается. Напряжение сигнала, оставшееся на конденсаторе 80, хранится в течение всего времени преобразования отсчета.

Напряжение отсчета сигнала с выхода блока 3 дискретизации и хранения (фиг. 1) поступает на сигналь 11 ный вход блока 4 масштабного усиления и на второй вход блока 5 коммутации, с выхода которого отсч поступает на вход блока 8 смещения уровня, где складывается с половин опорного напряжения АЦП 6. Сдвинутое по уровню напряжение отсчета З с вькода блока 8 поступает на первый вход 32 АЦП 6, Первьй такто вьй импульс, поступанедий на второй вход 37 АЦП 6 (фиг. 5) с девятого выхода 35 блока 11 управления (фиг. 8), устанавливает регистр 88 последовательных приближений (фиг. 5) таким образом, что на вых де, первого разряда регистра или на :входе первого .разряда ЦАП 89 появляется уровень логической единицы, а на остальных разрядных входах ЦАП 89 устанавливаются уровни логического нуля. Через резистор RJ , находящийся внутри ЦАП 89 и суммирукндий весовые токи ЦАП и т входного сигнала U,, приходящего с выхода блока-8 смещения уровня на первый вход 32 АЦП 6, начинает течь разностный ток 1 Ijp, где ток отсчета сигнала, Ij - весовой ток первого разряда, которьй вызывает соответствующее падение напря жения, прикладьшающееся к входу ко паратора 90. Если U(. (Ijj 1 ) то ди (Ij, - I/ip). Rj. О, на выхо компаратора 90 устанавливается уровень логической единицы. Если с ). т.е. , на вьрсоде компаратора 90 устанавливается уровень логического нуля. В любом случае информация с выхода компаратора 90 поступает на D-вход регистра 88 последовательных прибл жеНИИ АЦП 6 (фиг. 5). С приходом второго тактового импульса с блока 11 управления на второй вход 37 АЦП 6.(фиг. О эта информация записывается в регистр 88 и одновременно на выходе второго разряда регистра 88, а следовательно, и на входе, .второго разряда ЦАП 89, появляется уровень логической единицы. Если Uc и.2р(1с 1,р+ I то на выходе компаратора 90 появля ся уровень логической единицы, а если U( и, + , то устанавливается уровень логического нуля. В любом случае информация с выхода компаратора 90 поступает на D-вход регистра 88 и записывается в него с приходом третьего тактового импу 8512 са, которьй одновременно включает весовой ток тре тьего разрядаЦАП. Подобным образом определяются третий и четвертый разряды кодового слова в первом цикле преобразования.. . С приходом пятого тактового им- пульса информация о значении четвертого разряда кода записывается в регистр 88 и одновременно отрицательный фронт импульса установки питого разряда ЦАП 89 поступает с третьего выхода 39 АЦП 6 на второй вход 41 блока 11 управления (фиг.8) По этому фронту в формирователе 60 импульсов конца первого цикла ырабатываются два импульса длительностью порядка 150 НС. 0-т,рицательный импульс поступает на первый вход форми рователя 59 импульса управления блоком коммутации, RS-Триггер последнего устанавливается в нулевое состояние, и уровень логического нуля с восьмого выхода 34 блока 11 управления поступает на управляющий вход блока 5 коммутации (фиг. 1), который подключает вход блока 8 смещения уровня к выходу блока 4 масштабного усиления. Положительньй импульс с Другого выхода формирователя 60 импульса конца первого цикла (фиг.8) . поступает на блок 61 формирования импульса обнуления памяти и да второй вход блока 69 формирования им. пульсов начальной установки. На выходе элемента 129 возникает уровень логического нуля, который устанавливает уровень логического нуля на выходе элемента 128, а. следовательно, и на третьем входе 38 АЦП 6 (вход установки). Одновременно отрицательньй фронт с первого выхода .(элемент 129) блока 69 формирования импульсов начальной установки поступает на вход формирователя 70 импульсов синхронизации. Мультивибратор 130 формирует два импульса длительностью Л150 не. Положительньй импульс с седьмого выхода 25 блока 11 управления (фиг. 1) поступает на четвертьй вход блока 10 фор - мирования кода ИШ,. а отрицательный адпульс поступает на вход линии |33 задержки. . Далее начинается определение кода инерционной шкалы. Второй, третий и четвертый разряды кода с первых выходов 12 АЦП 6 поступают на вторые входы блока 9 определения кода мгновенной шкалы, на первый

13

вход которого со второго выхода 31 АЦП 6 лодается инверсньй первый раЗ ряд. В соответствии с таблицей истинности, приведенной вьвие,, блок 9 определения кода мгновенной шкалы вырабатьшает двухразрядный код, которьй поступает на шестые входы 33 блока 10 формирования кода ИШ (фиг. 2), т.е. на вторые взводы цифрового компаратора 57 и .на первые входы первого блока 48 элементов И Причем в начальный момент времени могут сложиться две ситуации:

1)код мгновенной шкалы равен коду инерционной шкалы, записан- . ному в регистр 56 кода инерционной шкалы; . .

2)код мгновенной шкалы больше кода инердионной при условии, что текущий отсчет сигнала не является первым -после изменения его полярности.

Тогда в первом случае цифровой компаратор 57 вьщает с первого вько да (выход Pvjj микросхемы 98, фиг.7) на элемент ИЛИ 58 и на первый блок 48 элементов И уровень логического нуля, с третьего выхода (на фиг. 7 выход второго элемента микросхемы 99) на второй и третий блоки 49, 54 элементов И - уровень логической единицы, а со второго выхода первый элемент микросхемы 99 на элемент ИЛИ 58 и элемент НЕ 47 уровень логического нуля. При этом первый блок 48 элементов И оказывается запертым, на выходе элемента ИЛИ 58 (выход третьего элемента микросхемы 99) появляется уровень логической единицы, на выходе второго .элемента НЕ 47 микросхемы 99 уровень логического нуля.

В это время с шестого выхода 24 блока 11 управления (фиг. 1) на третий вход 28 блока 10 формирования -кода инерционной шкалы, т.е на второй вход блока 50 самоблокироки памяти, который открыт,поступает положительньй синхроимпульс дли тельностью 150 не (см. фиг. 10 з). Блок 51 памяти признака записывает информацию с выхода элемента ИЛИ 58 и на его выходе появляется уровень логического нуля, который запирает блок 50 самоблокировки памяти и элемент И 52. Таким образом, в блоке 51 памяти признака записана информация о том, что код мгно

97085

венной шкалы был равен коду инерционной шкалы, а на третий вход третьего блока 54 элементов И с первого выхода блока 46 формирования импульса смены знака подается уровень логического нуля, запирая его Поэтому через 100 не, с приходом . второго синхроимпульса с четвертого выхода 22 блока 11 управления на

10 первый вход 26 блока 10 формирования кода инерционной шкалы (фиг-. 10 и), код с выходов регистра 56, кода инерционной шкалы через открытьй второй блок 49 элементов И, блок 55

15 элементов. ИЛИ поступает на первые входы регистра 56 и записывается в него. Во втором случае, когда код мгновенной шкалы больше кода инерционной шкалы, записанного первоначально в, регистре 56 кода ИШ, циф20ровой компаратор 57 на первом выходе выдает уровень логической единицы, а на втором и третьем выходах устанавлив ается уровень логического

25 нуля. При этом (фиг. Z) на первом входе элемента ИЛИ 58,на втором входе первого блока 48 элементов И устанавливаются уровни логической единицы. На втором входе элемента ИЛИ 58 и на входе элемента НЕ 47

30 устанавливаются уровни логического нуля. На первом входе второго блока 49 элементов И R на втором входе третьего блока 54 элементов И также устанавливаются уровни логического

35 нуля, запирая их. Уровень логической единицы с выхода элемента ИПИ 58 поступает на второй вход блока 51 памяти признака, куда записывается с приходом синхроимпульса с шестого

40 выхода 24 блока 11 управления на тре тий вход 28 блока 10 формирования ко да ИШ« При этом на первый вход блока 50 самоблокировки памяти подается уровень логического нуля, предот-45вращая возможность прохождения синхроимпульса на синхррвход блока 51 памяти признака. Уровень логического нуля с выхода блока 51 поступает на первый вход элемента И 52, на

50 выходе которого также устанавливается уровень логического нуля, предотвращая возможность уменьшения кода инер ционной шкалы до момента смены полярности отсчета. Таким образом, в блок

55 51 памяти признака записана информация о том, что код мгновенной шкалы был хотя бы раз больше кода инерционной шкалы, и открыт первый блок

15

48 элементов И. Поэтому код мгновенной шкалы с шестых входов 33 блока 10 формирования кода ИЩ .через первый блок 48 элементов И и блок 55 элементов ИЛИ поступает на первые входы регистра 56 кода ИШ, куда записьшается с приходом синхроимпульс1% на его второй вход с четвертого выхода 22 блока 11 управления.

После записи кода в регистр 56 он поступает на управляющие входы блока 4 масштабного усиления (фиг. 1), в котором устанавливается О1ДИН из возможных коэффициентов усиления напряжения отсчета. Далее напряжение отсчета через блок 5 коммутации поступает на вход блока 8 смещения уровня, с выхода которого подается на первый вход 32 АЦП 6. С дриходом шестого тактового импульса с девятого выхода 35 блока 11 управления на второй вход 37 АЦП 6 (фиг. 4) производится вторая установка регистра 88 последовательных приближений и затем последовательно уравновешивание напряжения отсчета так, как описано выше. Разница только в том,что теперь во втором цикле преобразования определяются все 12 разрядов кода (используются тактовые импульсы с 7-го по 19-й). По окончании процесса поразрядного уравновешивания с четвертого выхода 40 АЦП 6 на третий вход 42 блока 11 управления выдается отрицательный перепад напряжения, по которому в формирователе 62 импульса конца преобразования вырабатываются два коротких импульса длительностью 150 НС. Положительный импульс с третьего выхода 20 блока 11 управления поступает на третий вход 21 формирователя 7 кода (фиг. 10 ж), по которому производится запись 12-разрядной мантиссы слова с первых .выходов 12 АЦП 6 и 2-разрядногс кода порядка с первых выходов 15 блока to определения кода шкалы в регистр 91 (фиг. 5). Отрицательный импульс с первого выхода форми рователя 62 импульса конца преобра зования поступает на первый вход генератора 63 тактовых импульсов (фиг. 8)уК8-триггер 116 и 117 возвращается в нулевое состояние, срывая работу тактового генератора 118. Устройство ждет прихода следую9708516

.щего запускающего импульса задающего генератора 65 импульсов.

Таким образом, устройство работает при неизменном уровне входного сигнала Щ1И при его увеличении независимо от значения кода инерционной шкалы. Однако, при уменьшении уровня сигнала смена кода шкалы происходит только в течение

10 первого отсчета противоположной

полярности. Предположим, что уровень сигнала уменьшается и за время между двумя последовательными сменами полярности отсчетов подтверждения

20 на первом и втором выходах - уровень логического нуля, а на третьем выходе - уровень логической единицы. Вследствие этого на первом и втором входах элемента ИЛИ 58

2- и на входе элемента НЕ 47 присутствуют уровни логического нуля. Блок 51 памяти признака обнулен отрицательным импульсом, пришедшим на его второй.вход с пятого выхода 23 блока 11 управления. Импульс обнуления формируется в блоке 61 формирования импульса обнуления во втором цикле преобразования каждого первого отсчета противоположной полярности (фиг. 8). Это происходит

35 следующим образом. В первом цикле после установки пятого разряда регистра последовательных приближений в АЦП 6 по отрицательному фронту формирователь 60 импульсов конца первого цикла вырабатывает положительный импульс, который поступает на второй вход блока 61 формирования импульса обнуления. Третий импульс с выхода формирователя 70 импульсов синхронизации в течение времени между пятым и шестый тактовыми импульсами возвращает триггер 68 завершения первого цикла в нулевое состояние, обеспечивая

50 с одной стороны возможность работы блока 69 формирования импульсов начальной установки (фиг.8), а с другой - вьщает уровень логической единицы на первый вход блока; 61 формирования импульса обнуления памяти, третий вход которого подключен к второму выходу 16 блока 10 формирования кода инерционной шкалы (фиг. :7), а точнее к первому выходу блока 46 формирования импульса смены знака. Последний работает следуняцим образом. Первый инверсный разряд кода со второго выхода 31 АЦП 6 поступает на пятый вход 30 блока 10 формирования кода инерционной шкалы. Здесь он по синхроимпульсу, проходящему с седьмого вьлсода 25 блока 11 упра ления на четвертый вход 29 блока 10 формирования кода, инерционной шкапы, эаписьгаается во -второй D-триггер микросхемы ШО (фиг.7), выходы которого подключены к входам лсдущих мультивибраторов микросхемы 103. Последние вырабатьшают импульсы, которые затед замешиваются на первых двух элементах микросхемы 103. Положительные импульсы с выхода второго элемента этой микросхемы поступают на первый вход 17 блока 11 управления. Ясно, что если на всех трех, входах элемента ЗИ-НЕ 141 (фиг. 8) в блок 61 формирования импульса обнуления окажутся уровни логических единиц, то на его выходе возникнет отрицательный импульс, который и обнуляет блок 51 памяти признака (фиг. 10.к). На выходе блока 51 (фиг. 2) имеется уровень логической единицы, который поступает на первый вход элемента И 52. Элемент НЕ 47 инвертирует входной уровень .логического нуля, подавая на вто.рой вход элемента И 52 уровень логической единицы. На выходе элемента И 52 также появляется уровен логической единицы, который поступ ет на первый вход блока 53. уменьше ния кода. С выходов последнего зн чение кода, уменьшенное на единицу пос1упает на первые входы третьего блока 54 элементов И. При появлени 85. 18 информации на выходах блока 46 фор мирования импульсов смены знака, открытый по первому входу второй блок 49 элементов И закрывается по вторым входам, а третий блок 54 элементов И открывается, так как на его третий вход с первого выхода блока 46 формирования импульсов смены знака поступает уровень логической единицы. При этом код инерционной шкалы, уменьшенный на единицу, с выхода блока 53 уменьшения кода через третий блок 54 элементов И, через блок 55 элементов ИЛИ поступает на первые входы регистра 56 кода ИШ, куда и записывается с приходом синхроимпульса с четвертого выхода 22 блока 11 управления на первый вход 26 блока 10 формирования кода ИШ. Далее работа . устройства происходит так, как описано вьше. Может случиться так, что код мгновенной шкалы для первого же отсчета противоположной полярности будет больше кода инерционной шкалы, записанного в регистре 56 кода ИШ. Тогда информация на выходах цифрового компаратора 57 меняется на противоположную. Второй блок 49 элементов И и третий блок 54 элементов И, несмотря на разрешение, приходящее с блока 46 фор1мирования импульса смены .знака, запираются, но отпирается первый блок 48 элементов И. Поэтому код мгновенной шкалы, приходящий с выходов блока 9 определения крда мгновенной шкапы на шестые входы 33 блока 10 формирования кода ИШ через первый блок 48 элементов И и блок 55 элементов ИЛИ, поступает на первые входы регистра 56 кода ИШ и записывается в него так, как описано вьш1е.

4J

f8

11

i9

25

2726

29

26

f6

±±j

fO

ГЖ

(Ill y Ф

2/

/j

20 Ж

74

T77

j

54 55

7

Й J9 4/7

5/

f

/2

J2

d

Фиг. 2

Фиг.З

Код -мантиссы

К од порядка

Фиг 5

Г

/

С: J Ч

si с

9

&

КЬлокдЮ

&

П

tfiJ

И онера ИШ

Of Ю

Фиг 9

11

Диапазон ЗС