Устройство для возведения в квадрат Советский патент 1985 года по МПК G06F7/552 

со

00

ел

о

1

1 зобретение относится к цифровой .вычислительной технике и может быть использовано при построении цифровы устройств для обработки сигналов, ин.формационно измерительных систем, спеДиализированных вычислителей и гибридных функциональных преобразователей.

Цель изобретения - повьшение быстродействия и упрощение устройства.

На фиг.1 приведена структурная схема устройства; на фиг.2 - эпюры, поясняющие принцип преобразования.

Устройство для возведения в квадрат содержит дешифратор 1, первый блок 2 памяти, первый и второй сумматоры 3 и 4, второй блок 5 памяти, m -групп элементов И 6-1, 6-2, .... 6-т.

Работа устройства основана на принципе кусочно-линейной аппроксимации (КПА) исходной функции , Хе,1)(на вход устройства поступает нормализованный параллельный двоичньШ код) с последующей коррекцией разности между исходной функцией Y и ее линейным приближе нием Ч , называемой функцией коррекции лУ.

На фиг.2 показаны исходная функция , аппроксимирующая функция f при числе участков КЛА об 8 и функция коррекции Д Y У- Y.

Построение КПА производится таким обр-азом, чтобы узлы аппроксимации располагались равномерно, а коэффициенты наклона были равны степени или сумме степеней числа два, что достигается путем построения аппроксимирующих прямых в виде касательш1х к исходной кривой в узлах аппроксимации с нечетными номерами. Известно, что при равномерной КПА квадратичной зависимости функция коррекции является периодической, причем период равен -j , функция симметрична относительно середины периода, что упрощает определение uV для произвольного X. Максимально значение ДЧ определяется в соответствии с формулой

-f

(Я

ЙУ„

тчГ 4о6 Запишем результат преобразования дпя i-ro участка;

,.), U)

Ч

85162

где л X е ( О, );

i 1,2о(;

В,- значения, соответствующие

началу i-ro участка; К.- коэффициент наклона на i-м

участке.

Значения В- записываются в первом блоке 2 памяти, а значения функции JQ коррекции дУ(лх) записываются во втором блоке 5 памяти и используются дпя уточнения результата преобразования. При преобразовании N-разрядных чисел с точностью -1- объемы ., первого Q и второго fl, блоков памяти определяются в соответствии с формулами:

Qi -N; .,., (3) Q; {N - г)2 (4)

20 где г 2 (1 - 1 од 2 oi) ,

Значения коэффициентов наклона К| по условию построения КПА определяется из ряда 2,2,2-..., 2 г Для oi-«8 этот ряд будет следующим:

25 2, 2°, 2, 2, а сами коэффициенты: , К2 Кз 1 + 4 + -j, + 1+, К, 2 (фиг.2). Это означает, что операция умножения на К. в формуле (2) может быть выпоп-

3Q нена суммированием пространственно-, сдвинутых разрядов йХ. Число членов ряда, а следовательно, и число групп элементов И 6, с помощью которых осуществляется сдвиг, в структуре устройства определяется как m 1 + log 0.(5)

Работа устройства осуществляется следующим образом.

Старшими разрядами N-разрядного кода X из первого блока 2 памяти выбирается значение В, узла аппроксимации. Этими же разрядами управляется дешифратор 1, который определяет участок аппроксимирукщей функции и включает группы элементов И.6-1, 6-2, ..., 6-т, которые определяют коэффициент наклона К .. Разряды лХ поступают на адресные

входы второго блока 5 памяти, из

которого считывается значение корректируклдей функции (ЗЧ(дХ), а также . на входы групп элементов И 6-1, 6-2, ..., 6-т, с помощью которых

осуществляется сдвиг разрядов ЛХ. Полученные на выходах групп элементов И 6-1, 6-2, ..., 6-т коды cyt мируются со значениями корректирукг

УСТРСЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, содержащее перИ)1й cytrматор, первый блок памяти, адресные входы которого подключены к входам старших разрядов операнда устройства, мйходы первого блока памяти соединены с первой группой входов первого сумматора, выходы которого являются выходами устройства, отличающееся тем, что, с целью повьппения быстродействия и упрощения .устройства, оно содержит дешифратор, /in групп элементов И (т 1+foi-ed, где d число участников аппроксимации), второй блок памяти и второй сумматор, выходы которого подключены к .второй группе входов первого сумматора, входы второго сумматора соединены с илходаьк элементов И групп и выходами второго блока памяти, адресные входа которого под1а1ючены к входам младших разрядов операнда устройства, которые соединены с первыми входами элементов И групп, вторые входы которых соединены с соответ- ствукяцими выходаки дешифратора, вхо(Л ды которого подключены к входам с старших разрядов операнда устройства.