Множительно-делительное устройство Советский патент 1986 года по МПК G06F7/68 

Изобретение относится к вычислительной технике и может быть использовано в цифровых приборах для обработки результатов измерений.

Цель изобретения - расширение области применения за счет возможности деления меньшего числа на большее.

На чертеже представлена функциональная схема устройства.

Множительно-делительное устройство содержит первый элемент И 1,- делитель 2 частоты, первьй 3 и второй 4 коммутаторы, вычитающий счетчик 5, первый дешифратор 6 нуля первьй 7 и второй 8 триггеры, группу 9 элементов И, первый суммирующи счетчик 10, генератор 1 тактовых импульсов, вход 12 режима умножения вход 13 режима деления, пусковой вх 14, выход 15 результата, реверсивны счетчик 16, вход 17 первого операнда, одновибратор 18, второй элемент И 19, второй дешифратор 20 нуля, втрой суммирующий счетчик 21, первый 22 и второй 23 элементы ИЛИ, регист 24 и вход 25 второго операнда, причем выход генератора 11 тактовых импульсов соединен с первым входом первого элемента И 1, второй вход к торого соединен с прямым выходом первого триггера 7, а выход первого элемента И 1 соединен с информационным входом делителя 2 частоты и с первыми информационными входами первого 3 и второго 4 коммутаторов, управляющие входы делителя 2 частот соединены соответственно с разрядными выходами регистра 24, входы которого соединены соответственно с входом 25 второго операнда устройства, выход делителя 2 частоты соедин с вторыми информационными входами первого 3 и второго 4 коммутаторов .и с тактовым входом второго триггер 8, инверсный выход которого соедине с первым входом второго элемента ИЛИ 23, выход первого коммутатора 3 соединен со счетным входом первого суммирующего счетчика 10, разряд- ные выходы которого соединены с первыми входами элементов И группы 9, выход второго коммутатора 4 соединен со счетными входами вычитаюш,его счечика 5 и реверсивного счетчика 16, разрядные выходы которого соединены с вхрдами второго дешифратора 20 ну и, соответственно, со сдвигом на од

5 0 5 0 5 0 5 0 5

ну тетраду в сторону старших разрядов , с информационными входами вычитающего счетчика 5, разрядные выходы которого соединены с входами первого дешифратора 6 нуля, входы младшей тетрады вычитающего счетчика 5 соединены с шиной логического нуля, выход первого дешифратора 6 нуля соединен со счетным входом второго суммирующего счетчика 21, вторым входом второго элемента ИЛИ 23 и с первым входом первого элемента ИЛИ 22, выход которого соединен с входом одновибратора 18 и с входом разрешения перезаписи вьтчи- тающего счетчика 5, выход второго элемента ИЛИ 23 соединен с тактовым.. входом первого триггера 7, инверсный выход которого соединен с управляющими входами элементов И группы 9, вторые входы которых соединены с разрядными выходами второго суммирующего счетчика 21, выход второго дешифратора 20 нуля соединен с третьим входом второго элемента ИЛИ 23, выход одновибратора 18 соединен с первым входом второго элемента И 19, входом установки в единицу первого триггера 7 и входом разрешения перезаписи делителя 2 частоты, выход второго элемента И 9 соединен с входом установки в ноль реверсивного счетчика 16, пусковой вход 14 устройства соединен со вторым входом первого элемента ИЛИ 22, входами разрешения перезаписи реверсивного счетчика 16 и регистра 24 и входами установки в ноль первого 10 и второго 21 суммирующих счетчиков и второго триггера 8, вход 13 режима деления устройства соединен с первыми управляющими входами первого 3 и второго 4 коммутаторов, вторым входом второго элемента И 19 и входом режима работы реверсивного счетчика 16, вход 12 режима умножения устройства соединен с вторыми управляющими входами первого 3 и второго 4 коммутаторов и с входом установки в ноль вычитающего счетчика, вход 17 первого операнда устройства соединен с информационным входом реверсивного счетчика 16, выходы элементов И группы 9 соединены с выходом 15 результата устройства,

. Устройство работает в режиме умножения или деления.

Режим деления задается потенциалом высокого уровня на входе 13 устройства и потенциалом низкого уровня на входе 12 устройства.

Режим умножения задается потенциалом высокого уровня на входе 12 устройства и потенциалом низког.о уровня на входе 13 устройства.

При делении реверсивный счетчик 16 находится в режиме суммирования, который задается уровнем логической единицы с входа 13 устройства. При умножении счетчик 5 находится в нулевом состоянии. В режиме деления на первые управляющие входы коммутаторов 3 и 4 приходит разрешающий потенциал с входа 13, и на выход коммутатора 3 проходят сигналы с выхода делителя 2, а на выход коммутатора 4 - импульсы с генератора 1 1, В режиме умножения на вторых управляющих входах коммутаторов 3 и 4 на ходится разрешающий потенциал, на выход коммутатора 3 проходят импульсы с генератора 11, а на выход коммутатора 4 - сигналы с делителя 2. I

Режим деления. Измерение начинается в момент прихода пускового импульса на вход 14 устройства. Этот импульс сбрасьшает счетчики 10 и 21 в нулевое состояние, в реверсивный счетчик 16 заносится число А, в регистр 24 - число В. В вычитающий счетчик 5 число А записьшается умноженным на 10, так как младшая тетрада счетчика 5 соединена с шиной логического нуля устройства и запись происходит со сдвигом, В момент окончания пускового импульса по его заднему фронту срабатывает одновибра- тор 18, который сбрасьшает реверсивный счетчик I6 и делитель 2 частоты в нулевое состояние и устанавливает триггер 7 в единицу. Элемент И I открьшается, и импульсы с генератора 11 начинают поступать на дели - тель частоты. Коммутатор 3 начинает пропускать импульсы с делителя на счетчик 10, а коммутатор 4 - импульсы с генератора 1 1 на счетные входь счетчиков 16 и 5. В реверсивном счетчике 16 импульсы суммируются, так как он при делении находится в режиме суммирования, а в вычитающем счетчике 5 вычитаются. В момент перехода содержимого счетчика 5 через ноль, дешифратор 6 нуля вырабатьшает импульс, который переключает по счет-

1208552

ному входу триггер 7 . На выходе группы 9 элементов И появляется результат вычисления.Счетчик 21 регистрирует один импульс, который означает, что 5 результат измерения умножен на 10.

0

5

0

0

В случае, если делимое меньше делителя, то содержимое вычитающего счетчика 5 перейдет через ноль раньше, чем с выхода делителя 2 частоты поступит первый импульс. В момент перехода через ноль содержимого вычитающего счетчика 5 дешифратор 6 нуля формирует импульс. Этот импульс через элемент ИЛИ 22 производит за- i пись содержимого реверсивного счетчика 16, умноженного на 10, в вычитающий счетчик 5 при этом в чике 5 окахсется первоначальное число А, умноженное на 00) и осуществляет сброс делителя 2 частоты и реверсивного счетчика 16.

Импульсы с генератора 11 продолжают поступать на счетчики 5 и 16, содержимое вычитающего счетчика 5 ли- 5 нейно убьшает, а реверсивного счетчика 16 - возрастает. В момент перехода вычитающего счетчика 5 через ноль в реверсивном счетчике 16 находится первоначальное число А, умноженное на 100, а в момент перезаписи в вычитающем счетчике 5 окажется это число, умноженное на 1000, и т.д. Число переходов вычитающего счетчика 5 через ноль запоминается в счетчике 21. В конце измерения это число покажет, на сколько умножен результат измерения (на 10, 100, 1000 и т.д.). Перезапись с умножением продолжается до тех пор, пока содержи-, мое вычитающего счетчика 5 не станет больше числа В, в этом случае импульс с делителя 2 частоты устанавливает триггер 8 в единицу, запрет с элемента ШШ 23 снимается, в момент перехода вычитающего счетчика 5 через ноль триггер 7 по счетному входу устанавливается в ноль, и измерение заканчивается.

Режим умножения. Измерение начи- 0 нается в момент прихода- пускового импульса на вход 14 устройства. В регистр 24 и счетчик 16 заносятся числа В и А, счетчики 10 и 21 и триггер 8 устанавливаются в ноль, В момент окончания пускового импульса по его заднему фронту од- новибратор 18 формирует импульс, который устанавливает триггер 7 в еди5

0

5

ницу и сбрасьшает делитель 2 часто-- ты. Сброса реверсивного счетчика 6 не происходит так как элемент И 19 закрыт потенциалом низкого уровня с входа 13 устройства. Элемент-И 1 от- крьшается и импульсы с генератора I1 поступают на вход делителя 2 частоты. Коммутатор 3 пропускает 1-1Мпульсы с генератора 1 1 на счетньп1 вход c4eT4tMa 10,, а коммутатор Д- ю-шульсы с делителя 2 частоты на вход счетчика 16 (в режи1-1е умнолсе- х1ия потендиал низкого уровня с входа 13 устройства задает в реверсивном счетчике 16 режим вычита- ния|. В момент перехода реверсивного счетчика 16 через ноль дешифратор нуля вырабатьшает импульс, которьш сбрасывает триггер 7 через открытый элемент ИЛИ 23 Измерение закан- чивается, и результат формируется ка выходе группы 9 элементов И,

Ф о р м у л а изобрети н и я

МножительнО -делитальное усгройс г- во, содержагиее. генератор тактовых 1 Гмпульсов, делитель час1 оть, зычи тающий счетчзж, первый су1--)мирлпощий счетчик, первый и рлюрой триггеры,, первьш элемент И, первый дешифратор нуля, грз-ттпу элементов И н первьш и второй ко даутаторы, причем выход генератора тактовьк им-- пульсов соединен с первым входом первого элемента И,, выход которого соединен с информационным входом делителя частоть и с первыми информационными входами первого и EJTOPO™ го коммутаторов 5 тервые управляющие входы первого н втоло; о кэммута- торов соединены с вхопэг Г reiKm- g деления устройства,, вторые хатрзлляю- щие входы первого и второго коммутаторов соединены с входо умно женин устройства, вторые информационные входы первого и второго коммутаторов соединены со счетнпда входом первого суммирующего счетчика, раз™ рядные которого соединены соответственно с первыми входами элементов И , вход второго коммутатора соединен со счетньп- входом вычитающего счетчржа, разрядные входы которого соединены с входами первого дешифратора нуляр прямой выход первого трнгтера соединен с вторым входом первого элемен5И) 5 0

5

(S

та И, вход установки в ноль первого суммирующего счетчика соединен с пусковым входом устройства, отличающееся тем, что, с . целью расширения области применения за счет обеспечения возможности деления меньшего числа на большее, в устройство введены второй суммирующий счетчик, второй дешифратор нуля, второй элемент И, реверсивный счет- чик-5 регистр, одновибратор и первый и и второй элементы ИЛИ, причем пус- ,ковой вход устройства соединен с первым входом первого элемента ИЛИ, входом разрешения перезаписи регистра, входами установки в ноль второго суммирующего счетчика, триггера и входом разрешения перезаписи реверсивного счетчика, информационные входы которого соединены соответственно с входами первого операнда устройства, разрядные выход 1 реверсивного счетчика соединены с входами первого дешифратора нуля и с информационными входами со сдвигом на одну тетраду в сторону старших разрядов вычитающего счетчика, информационные входы младшей тетрады которого соединены с шиной логического нуля устройства, выход первого дешифратора нуля соединен со счетньсм входом второго суммирующего счетчика, с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, второй вход которого соединен с вь ходом второго дешифратора нуля, инверсный выход . второго триггера соединен с третьим входом второго элемента ИЛИ, выход которого соединен с тактовым входом первого триггера, инверсный выход ,KO4i oporo соединен с управляющими входами элементов И группы, выход первого элемента ИЛИ соединен с входом од- новибратора и с входом разрешения перезаписи вычитающего счетчика, выход одновибратора соединен с входом установки в единицу п ервого триггера, входом разрешения перезаписи делителя частоты и первым входом второго элемента И, второй вход которого соединен с входом режима деления устройства и с входом установки режима работы реверсивного счетчика выход второго элемента И соединен с входом установки в ноль реверсивного счетчика, счетный вход которого соединен с выходом второго коммутатора, разрядные выходы второго суммирующего

счетчика соединены с вторыми входами элементов И гр5тпы, вход установки в ноль вычитающего счетчика соединен с входом режима умножения устройства,

информационные входы регистра соеди- 5 теля частоты

Со ставитель В.Гусев Редактор ЛоВеселовская Техред 3.Палий Корректор С.Шекмар

Заказ 289/58Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ШПТ Патент, ГоУжгород, ул.Проектная, 4

нены соответственно с входами второго операнда устройства, разрядные выходы регистра соединены соответственно с управляющими входами дбли

Изобретение относится к области вычислительной техники и может быть использовано в цифровых приборах для обработки результатов измерений. Цель изобретения - расширение области применения за счет возможности деления меньшего числа на большее. Множительно-делительное устройство содержит генератор тактовых импульсов, делитель частоты, вычитающий счетчик, коммутаторы, два дешифратора нуля, реверсивный счетчик, одновибратор и суммирующий дчет- чик. Устройство работает в режиме умножения или деления. Режим деления задается потенциалом высокого уровня на первом входе устройства и потенциалом низкого уровня на втором входе устройства.Режим умножения задается потенциалом высокого уровня на втором входе устройства и потенциалом низкого уровня на первом входе устройства. 1 ил. i СЛ N3 О: сх СП СП IND