Устройство для последовательного выделения единиц из двоичного кода Советский патент 1986 года по МПК G06F9/46 

Изобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающих устройствах, в устройствах микрокомандного управления и выбора приоритета.

Целью изобретения является расширение функциональных возможностей устройства для последовательного вы, единиц из двоичного кода за счет временного распределения; выделяемых единиц с переменными интервалами в соответствии с заданной программой.

На чертеже приведена блок-схема предлагаемого устройства.

Устройство содержит счетчик 1, блок 2 памяти, регистр 3, блов: 4 сравнения, счетчик 5, формирователь 6 импульсов, элемент 7 задержки, элемент ИЛИ 8, элементы И 9,, И ID, элемент ИЛИ П, элемент 12 задержки, формирователь 13 импульсов, 1 енератор 14 импульсов, формирователь 15 импульсов, регистр 16, элементы ИЛИ 17 группы, элемент ЗАПРЕТ 18 группы, элементы Р 19 группы, блок 20 задержки, элемент 21 задержки, элемент И 22„

Устройство работает следующим образом,

требуемой комбинации двоичного кода, из которого выделяются единицы, соответствует заданная послдовательность временпых интервалов, которая предБа1)ительно записана в блоке 2 памяти, в определен- , ной ;;oiTe его памяти, задаваемой па - чельным адресом. Код начатшного адреса соответствующей зоны памяти подается через кодовые входы устройства и группу входов счетчика 1, Одновремепно по первым информационным входам устройства в регистр 16 записьшается дво1-гчный код, и соответствующие триггеры 16 устанавливаются в единичное состояние. При этом ближайший к первому (или первый 16-1) разряд кода, имеющий единичное со- CTOHHvje, получает приоритет над всеми последующими разрядами. Сигнал с прямого триггера 16 каждого разряда с едшигчным значением поступает на вход соответствующего элемента ЗАЛРЕТ 8 и на вход последовательной цепи из элементов И.Ш 17, С выходов соответствуюга;их . элементов ИЛИ 17 сигналы подаются на

иь верспые входы последующих элементов ЗАЛРЕТ 18, закрьгоают их и тем самым отключают цепи прямых выходов триггеров 16 всех последующих разрядов первого регистра. Так как все разряды кода, предыдущие по отношению к ближайшему разряду с единичным значением, находятся в нулевом состоянии, то управляемьш этим ближайшим разря-. дом элемент ЗАПРЕТ 18 открьшается и подает единичньп сигнал на первьш вход соответствующего элемента И 19. Таким образом, при подаче входного кода в регистр 16 после окончания переходных процессов каждый предыдущий разряд с единичным значением имеет приоритет перед всеми предыдущими разрядами и единичный сигнал присутствует только на одном из элементов И 19, соответствующем разря ду большого приоритета. Если в единичном состоянии находится первый разряд 16-1, который имеет наивысший приоритет, то сигнал с выхода

триггера 16-1 поступает на первый вход первого элемента И 19-1, закрывает элемент ЗАПРЕТ 18-1 и через последовательную цепь элементов ИЛИ 17-1,,. 17-(к-2) закрывает все следующие элементы ЗАЛРЕТ 18-2.., 8(К-2, Лосле записи двоичного кода в разрядах 16 регистра формируется потенциальный сигнал на выходе последнего элемента ИЛИ 17-(к-1, который подается на входы элемента И 22 через элемент 21 задержки. Элемент 21 задержки учитывает время переходных процессов выборки приоритетного разряда 16 с единичным значением. Элемент И 22 открывается и потенциальный сигнал с его выхода подготавливает к открьшанию элементы И 19 и 10 и подается на формирователь 15. Элемент И 10 разр)ешает прохождение сигналов для управления счетчиком 1 адреса и счи- тьшания информации из блока 2 памяти. Импульс с выхода формирователя 15 ерез элементы ИЛИ 11 и задержки 12 устанавливает в нулевое состояние регистр 3, счетчик 5 и открывает элемент И 10, Импульс с выхода элемента Pi 10 подается на счетный вход счетчика 1, увеличивает

его содержимое на единицу и через элемент задержки 7 подается на вход считывания информации из блока 2 памяти. На выходах счетчика 1 уста

навливается адрес первой ячейки данной зоны памяти блока 2, где записана программа временных интервалов. Из блока 2 памяти импульсом с выхода элемента 7 задержки счи- тьшается код первого временного интервала, которьш записьшается в регистр 3. С выходов {регистра 3 это код подается на первые.входы блока 4 сравнения и через элемент ИЛИ открьшает элемент И 9, При этом выход генератора 14 импульсов подключается к счетному входу счетчика 5. Генератор 14 генерирует импулсы с частотой, определяемой задан- ной единицей измерения временных интервалов Импульсы генератора 14 последовательно заполняют счетчик 5, сигналы с выходов которого подаются на вторые входы блока 4 сравне ния. При совпадении кодов, отличных от нулевых, на входах блока 4 сравнения, т.е. по окончании вьфа- ботки первого временного интервала от момента записи двоичного код в разряды 16 первого регистра, блок 4 сравнения выдает сигнал, который подается на формирователь 13 импуль сов« С выхода формирователя 13 ,импульс считьтания поступает на третьи входы элементов И 19. При этом открьшается только один из элементов 19, подготовленный к открыванию сигналом с ближайшего разряда кода с единичным значением. На выходе этого элемента И 19 и на выходе устройства появляется сигнал, соответствующий первой вьщеленной единице с заданным интервалом. При этом на других выходах устройства с налы отсутствуют Сигнал с выхода этого открытого элемента И 19 подается на блок 20 задержки, который здерживает его на время действия импульса считьшания формирователя 13, затем обнуляет соответствующий разряд 16 первого регистра и подается на вход элемента РШИ 11, После обнуления данного разряда 16 снимается запрещающий сигнал с инверсных вхо-- дов всех элементов ЗАПРЕТ 18, предшествующих следующему единичному разряду кода, который получает приоритет над всеми последующими разрядами кода и подготавливает к открьшанию соответствующий ему элемент И 19. Параллельно импульс, поданный с выхода блока 20 задерж5

5 О 5 20 0 5 5 0 5

ки, через элемент 1ШИ II, элемент 12 задержки обнуляет регистр 3, счетчик 5, при этом закрывается элемент И 9 и генератор 14 отключается от счетчика 5, и через элемент И 10 снова подается на счетный вход счетчика 1. Содержимое счетчика 1 увеличивается еще на единицу, что соответствует адресу следующей ячейкн зоны памяти, где записан код второго временного интервала. Этот адрес подается на входы блока 2 памяти, и описанный процесс повторяется до тех пор, пока не будут выделены все единицы входного двоичного кода с заданными временными интервалами. После вьщеления последней единицы все разряды 16 первого регистра устанавливаются в нулевое положение, снимается потенциальный сигнал на выходе элементов ИЛИ 17-(К-1), И 22 и закрьшаются элементы И 19 и 10. При этом элемент И 10 закрьшается до пЬдачи на его второй вход импульса последней выделенной единицы с выхода элемента ИЛИ 11, что обеспечивается элементом 12 задержки. Поэтому импульс последней выделенной единицы, задержанный элементом 12, не изменяет состояние счетчика 1 и не поступает на вход считьшания блока 2 памяти, но обнуляет регистр 3 и счетчик 5. При снятии потенциального сигнала на выходе элемента И 22 формирователь 6 импульса по заднему фронту формирует импульс, который подается на обнуляющий вход счетчика 1 и устанавливает его в нулевое положение. Устройство готово к приему следующего двоичного кода числа в разряды 16 первого регистра и двоичного кода адреса в счетчик 1.

Формула изобретения

Устройство для последовательного вьщеления единиц из двоичного кода, содержащее грзшпу элементов И, группу элементов ИЛИ, группу элементов ЗАПРЕТ и первый регистр, единичные входы которого являются группой информационных входов устройства, выход первого разряда первого регистра соединен с первым входом первого элемента И группы, с индерсным входом первого элемента ЗАПРЕТ группы и с первым входом первого элемента

51

ИЛИ группы, выход каждого элемента ИЛИ группы, кроме последнего, соединен с первым входом последующего элемента .ИЛИ группы, выход каждого разряда первого регистра, начиная со второго разряда, соединен с вторым входом соответствующего элемен - та ИЛИ группы и с первым входом соответствующего элемента ЗАПРЕТ группы, инверсный вход каждого элемента ЗАПРЕТ группы, начиная со второго, соединён с выходом соответствующего элемента ИЛИ группы, выходы элементов ЗАПРЕТ группы соединены с первыми входами соответств то щих элементов PI группы, начиная со второго элемента И в группе, выходы элементов И группы являются группой выходов устройства, о т л и ч а ю- щ е е с я тем, что. с целью расширения функциональных возможностей за счет временного распределения вьщеляемых единиц с переменными интервалами в соответствии с задан™ ной программой, в него введены блок задеряжи, генератор импульсов, три элемента задержки, три элемента И, два элемента ЕГШ, три формирователя импульсов, два счетчика, блок памяти, второй регистр и блок сравнения при этом первые входы первого счет-- чика являются кодовьми входами устройства, BbDi-оды первого счетчика соединены с адресными в-ходами блока памяти, которого сое,ци:;-1ены с группой входов BTOpoj- o регистра; выходы которого , с нерзьии входами блока сравняпия к входами первого ИЛИ. выход которого соединен с nepB .iM н;;ол,г;м порзо085536

го элемента.И, второй вход которо- соединен с выходом генератора импульсов, выход первого элемента И соединен со счетным входом второго 5 счетчика, выходы которого соединены с вторыми входами блока сравнения, выход которого соединен с выходом первого формирователя импульсов, выход которого соединен с вто- iO рыми входами элементов И группы, выходы которых соединены с входа- ми блока задержки, выходы которого соединены с нулевыми входами соответствующих разрядов первого регист15 ра и с соответствующими входами второго элемента ИЛИ, выход которого соединен с входом первого элемента за держки, выход которого соединен с входами сброса второго регистра, вто- 20 рого счетчика и первым входом второго элемента И, выход которого соединен со счет1-:ы1-1 входом первого счетчика и входом второго элемента задержки, выход которого соединен с 25 входом считьшания блока памяти, выход последнего элемента ИЛИ группы соединен с первым входом третьего элемента И и через третий элемент -задержки с вторым входом третьего

30 элемента И, выход которого соединен с третьими входами элементов И груп- пь;, с вторьм входом второго элемен- Т Я И и с второго и третье- } о формирователей импульсов, выход 35 второго формирователя импульсов соединен с соответствующим входом второго элемента ИЛР1 и выход третьего формирователя импульсов соединен е входом сброса первого счетчика .

ВНИИШ Заказ 289/58 Тираж 673 Подписное

Филкал ШШ Патент, г.Ужгород, уя.Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающих- устройствах, в устройствах MHKponporiiaMMHoro управления и выбора приоритета. Цель изобретения расширение функциональных возможностей, которая достигается введением новых блоков и функциональных связей, позволяющих осуществлять временное распределение вьщеляемых. единиц с переменными интервалами в соответствии с заданной программой Устройство содержит регистры, счетчики, формирователи импульсов, блок сравнения, блок памяти, эле- ,менты задержки, элементы И, элементы ЗАПРЕТ, элементы ИЛИ. Расшире- ние функциональных возможностей . достигается введением элементов задержки, трех элементов И, двух элементов ИЛИ, трех формирователей импульсов, двух счетчиков, блока . памяти, второго регистра и блока сравнения. 1 ил. (Л to о 00 ел сд со