Трехканальное резервированное запоминающее устройство Советский патент 1986 года по МПК G11C11/00 

1

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Цель изобретения - повышение надежности устройства.

На фиг.1 представлена функциональная схема одного из трех аналогичных каналов устройства; на фиг.2 - временная диаграмма, поясняющая работу устройства.

Предложенное устройство содержит в каждом канале (фиг.1) формирователь 1 сигналов, пер вьй элемент И2, триггеры 3-5 с первого по третий, первый 6 и второй 7 коммутаторы, элементы И 8-10 с второго по четвертый, первый мажоритарный элемент 1I, блок 12 памяти, сдвиговый регистр 13, второй мажоритарный элемент 14, четвертый 15 и пятый 16 триггеры, инфор- мационньй регистр 17, элемент НЕРАВНОЗНАЧНОСТЬ 18, шестой триггер 19, элемент 2И-2И-2ИЛИ-НЕ20 и седьмой триггер 21 .

На фиг.1 обозначены адресные 22, информационные 23 и управляющие 2Д и 25 входы устройства, входы 26 и 27 и выход 28 обмена управляющими сигналами канала, входы 29 и 30 и выход 31 обмена информацией канала, информационные 32, индикаторный 33 и управляющий 34 выходы устройства, входы 35 и 36 и выход 37 синхронизации канала, одни из прямых выходов 38- 42, другие выходы 43, один из прямых выходов 44 и инверсные выходы 45-47 формирователя 1 сигналов.

На фиг.2 обозначены сигналы на выходах 38-42 с второго по шестой, сигналы 43..1, 43.2, 43(к-2), 43 (к-1) на седьмом и последующих выходах и сигналы 44 на К м выходе (где к - число выходов), формирователя 1 сигналов. На фиг.2 обозначены также сигнальГ148 на прямом выходе триггера 3, тактовые сигналы 49 на выходе элемента И 10, управляющие сигналы

50на выходе элемента И 8, сигналы

51на управляющих входах коммутаторов 6 и 7, сигналы 52 режима работй, формируемые на выходе элемента 20, сигналы 53 запроса на входе 25, сигналы 54 режима работы на входе 24 и сигналы 55-57 на выходах триггеров 5, 16 и 21 соответственно.

На фиг.1 обозначен формирователь сигналов, который содержит счетчик, разрядность К которого определяется

to

20

25

1215133

разрядностью адреса блока 12 таким образом, что число разрядов адреса i блока 12 равно (К-6).

Устройство работает следующим образом.

Времязадающим элементом каждого канала устройства является формирователь 1 (фиг.1), основным элементом которого является К-разрядный счетчик. Синхронизация формирователей 1 трех каналов устройства обес- печиваетс я по входам 35 и 36 и выходу 37, в результате чего все сигна-- лы синхронны в каждом канале уст- 5 ройства. Надежность хранения информации в блоке 1-2 каждого канала повышается за счет введения процедуры фонового мажоритирования содержимого всего ЗУ.

Эта процедура состоит из следующих этапов.

Во всех каналах устройства синхронно происходит чтение содержимого одной и той же ячейки блока 12 на регистр 13. Равенство адресов ячейки во всех каналах обеспечивается синхронностью работы формирователя 1.

После приема информации на регистр 13 происходит сдвиг его содержимого в сторону старших разрядов столько раз, какова разрядность ячейки блока 12. При этом вьщвигаемые старшие разряды мажоритируются на 35 элементе 11 и возвращаются в регистр 13 в младшие разряды. Поэтому после полного сдвига содержимого регистра 13 первоначальные весовые коэффициенты всех разрядов не изменяются, но 40 содержимое регистров 13 всех трех каналов будет одинаковым.

Затем во всех каналах синхронно происходит запись содержимого регист- .ра 13 в исходную ячейку блока 12. 45 Указанная процедура мажоритирования работает независимо от обращения к ЗУ со стороны внешнего интерфейса по входам 22-25.

Если при обращении к ЗУ со сторо- 50 ны внешнего интерфейса произойдет сбой одного из каналов и содержимое блока 12 одного из каналов будет отлично от двух других, то процедура мажоритирования восстановит информа- 55 цию в блоке 12, за счет чего повышается надежность хранения информации.

Обращения к ЗУ от внешнего интерфейса разрешены только в моменты.

30

когда сигналы на выходе 39 равны О а обращения по чтению и записи со стороны процедуры мажоритирования определены временным интервалом, в течение которого сигнал 51, формируемый на выходе элемента И9, равен 1,

Во время-этого интервала коммута торы 6 и 7 коммутируют на блок 12 содержимое выходов 43 формирователя 1 регистра 13.

При обращении к блоку 12 со стороны процедуры мажоритирования при значении сигнала 42, равном 1, происходит запись в блок 12 содержимого регистра 13, а при значении сигнала 42, равном О, происходит чтение из блока 12 на регистр 13. Прием информации на регистр 13 происходит по отрицательному перепаду сигнала 38 при положительном значении сигнала 50f фиг.2J. Режим записи (первый положительный импульс 52) инициирован обращением со стороны внешнего интерфейса, а второй положительный им пульс 52 - обращением со стороны процедуры мажоритирования. Сигналы обращения со стороны внешнего интерфейса и их обработка представлены на фиг.2 сигналами 53-57.

Для вьщеления интервала, на котором осуществляется сдвиг информации на регистре 13, на входы триггера 3 подаются сигналы 41 и 42, а на его выходе образуются прямые и инверсные сигналы 48 (фиг.2). Сдвиг на регистре 13 и занесение на триггер 15 происходит по отрицательному перепаду сигнала 49.

На триггер 15 записывается информация с выхода элемента НЕРАВНОЗНАЧНОСТЬ 18, на котором происходит сравнение вьщвигаемой по-битно информации с выхода регистра 13 данного канала и с выхода элемента П, на котором происходит мажоритирова- ние выдвигаемой информации с выходов регистров 13. всех каналов. Несовпадение информации на входах элемента 18 свидетельствует о сбое информации в рассматриваемом канале, что вызывает взведение триггера 15. Но при мажоритировании следукнцего бита из-за введенной обратной связи на вход триггера 15, он устанавливается в нормальное сброшенное состояние, поэтому для хранения обнарз женной сбойной ситуации установлен триггер 19, который взводится по

каждому положительному сигналу на выходе триггера 15, а сбрасывается по отрицательному перепаду сигнала 44 и хранит обнаруженный сбой до

окончания текущего цикла мажоритирования содержимого блока 12. Цикл мажоритирования информации всего ЗУ определяется периодом работы формирователя 1. Сигналом ОВР является

45, отрицательный уровень которого производит чтение или запись информации в блок 12.

Анализ неисправности канала достаточно вести на основании анализа

состояния только входов и выходов 26-31, 35,36 и 37, что повьшает надежность устройства. Обработка обращений со стороны внешнего интерфейса происходит следукяцим образом.

Появление сигнала Запрос ЗУ на входе 25 запоминается на триггере 4 и по переднему фронту сигнала 39 переписьшается на триггер 5, информация на выходе которого мажорити- ,

руется на элементе 14, и по переднему фронту сигнала 46 переписывается на триггер 16, который определяет момент обращения к ЗУ со стороны внешнего интерфейса. В этот момент

на выходе элемента 20 формируется сигнал режима обращения. Триггер 4 сбрасывается взведением триггера 5, а триггер 5 взведением триггера 16. Необходимость предварительной перетактовки сигнала Запрос ЗУ на триггере 5 определяется необходимостью выделения временного интерва- |Ла для мажоритирования сигнала обращения. По переднему фронту сигнала

с инверсного выхода триггера 16 взводится триггер, формируя сигнал Ответ запроса на выходе 34, кото рый сбрасывается при пропадании сигнала на входе 25, Кроме того, положительный сигнал на выходе триггера 16, поступая на вход регистра 17, разрешает прием в него информации из блока 12 по заднему фронту сигнала 38 для вьщачи информации в режиме чтения на выход 32.

Формула изобретения

Трехканальное резервированное запоминающее устройство, содержащее в каждом канапе блок памяти, первый мажоритарный элемент, первый и второй коммутаторы, отличающее с я тем, что, с целью повышения , надежности устройства, в каждый канал устройства введены второй мажоритарный элемент, триггеры с первого по седьмой, формирователь сигналов , сдвиговый регистр, элементы И с первого по четвертый, элемент неравнозначность, информационный регистр и элемент 2И- 2И-2ИЛИ-НЕ, причем одни из прямых выходов формирователя сигналов подключены соответственно к входам синхронизации информационного и сдвигового регистров и первому входу четвертого эде- мента И, к первому входу первого эле мента И и тактовому входу третьего триггера, к второму входу первого элемента И, первому входу первого триггера, первому входу элемента 2И-2И-2ИЛИ-НЕ и второму входу первого триггера, к тактовому входу шестого триггера, одни из инверсных выходов формирователя сигналов роеди- нены соответственно с первым управляющим входом блока памяти, тактовым входом пятого триггера и первым входом второго элемента И, выход которого подключен к управлякщему входу сдвигового регистра, другие выходы формирователя сигнашов соединены с одними из входов первого коммутатора, выход первого элемента И подключен к первому входу третьего элемента И, второй вход которого соединен с инверсным выходом первого триггера, прямой выход которого подключен к второму входу четвертого элемента И, выход которого соединен с тактовым входом четвертого триггера и первым входом синхронизации сдвигового регистра, одни из информационных входов которого подключены к выходам информационного регистра, а выходы - к одним из входов второго коммутатора, выход третьего элемента И соединен с вторым входом элемента 2И-2И-г2ИЛИ-НЕ, вторым входом второго элемента И и управляющими входами первого и второго коммутаторов, выходы которых подключены соответственно к адресным и информационным входам блока памяти, выходы которого соединены с входами информационного регистра, управляющий вход которого подключен к прямому выходу пятого триггера и третьему

входу элемента 2И-2И-.2ИЛИ-НЕ, выход которого соединен с вторым управляющим входом блока памяти, инверсньм 5 выход третьего триггера подключен к

входу сброса второго триггера, выход , которого соединен с входом запуска третьего триггера, прямой выход которого подключен к первому входу to второго мажоритарного элемента, выход которого соединен с входом пятого триггера, инверсный выход которого подключен к входу сброса третьего триггера и тактовому входу 15 седьмого триггера, инверсный выход четвертого триг,гера соединен с входом установки в 1 шестого триггера и входом сброса четвертого триггера, вход запуска которого подключен к 20 выходу элемента НЕРАВНОЗНАЧНОСТЬ, первый вход которого и другой информационный вход сдвигового регистра соединены с выходом первого мажоритарного элемента, первый вход кото25 рого и второй вход элемента НЕРАВНОЗНАЧНОСТЬ подключены к одному из выходов сдвигового регистра, входы запуска второго и седьмого триггеров соединены с шиной питания, вход за30 пуска шестого триггера соединен с шиной нулевого потенциала, второй и третий входы первого мажоритарного элемента и один из выходов сдвигового регистра являются соответственно

5 входами и выходом обмена информацией канала, второй и третий входы второго межоритарного элемента и прямой выход третьего триггера являются соответственно входами-выходом обмена

0 управляющими сигналами канала, первый и второй входы и управляющий выход формирователя сигналов являются входами и выходом синхронизации каналов, тактовый вход второго тригге5 ра и вход сброса седьмого триггера являются первым управляющим входом устройства, индикаторным и управляющим выходами и вторым управляющим входом которого являются соответст- 0 венно выходы шестого и седьмого триг- гера и четвертый вход элемента 2И-2Й-2ИЛИ-НЕ, другие входы первого и второго коммутаторов и выходы информационного регистра являются со5 . ответственно адресными и информационными входами и информационными выходами устройства.

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, предназначенным для использования в системах контроля управления и т.п. Цель изобретения - повьшениа надежности устройства. Каждый канал запоминакядего устройства содержит формирователь сигналов, элементы И, триггеры, коммутаторы, мажоритарные элементы, блок памяти, сдвиговый регистр, элемент НЕРАВНОЗНАЧНОСТЬ. В устройстве реализована процедура фонового мажори- тирования содержимого запоминакицего устройства, состоящая из следующих этапов: чтения содержимого одной и той же во всех каналах ячейки блока памяти на сдвиговый регистр, сдвига содержимого сдвигового регистра в сторону старших разрядов, мажоритиро- вания на мажоритарном элементе и синхронной записи содержимого Здвигово- го регистра в исходную ячейку блока памяти. 2 ил. to О1 со со

ВНИИПИ Заказ 908/57

Филиал пптт Патент, г. Ужгород, ул. Проектная, 4

Тираж 544

Подписное