Устройство для приема и обработки избыточных сигналов Советский патент 1986 года по МПК G08C19/28 

«

Изобретение относится к электро-, связи и может быть использовано в системах передачи информации для приема составных сигналов с избыточностью, использующих длинные и свер длйнные помехоустойчивые коды.

Целью изобретения является повышение быстродействия устройства за счет уменьшения среднего времени обработки избыточных сигналов на основе формирования второй комбинации только .в случаях обнаружения ошибки в принятом сообщении.

На чертеже представлена структурная схема устройства для приема избыточной информации.

Устройство содержит аналоговый демодулятор 1, блок 2 буферной памяти, пороговый селектор 3, декодер 4 исправляющий ошибки, блок 5 регистров , формирователь б управляющих сигналов, регистр 7, решающий блок 8, блок 9 сумматоров по модулю два, регистр 10, декодер 11, обнаруживающий ошибки, элементы ИЛИ 12 и 13 программно-временной блок 14, узел 15 управления, выполненньШ на триггере 16, регистре 17, блоке 18 элементов И, регистре 19, элементе 20 задержки, сумматоре 21, ключе 22, элементе 23 задержки, вычитателе 24 коммутаторе 25, источнике 26 опорных напряжений, ключах 27 и 28,пороговом элементе 29, элементе НЕ 30 ключах 31, 32 и триггере 33, элементы ИЛИ 34 и 35.

Устройство для приема избыточной информации работает следующим образом.

Составной сигнал с избыточностью из канала свяэи поступает в аналоговый демодулятор 1, в котором преобразуется в составной аналоговый сигнал, состоящий из Н элементарных аналоговых сигналов. Этот аналоговый сигнал (аналоговая комбинация X) запоминается в блоке 2 памяти и, преобразуясь с помощью порогового селектора 3 в двоичную кодовую комбинацию, которая запоминается в регистре 19, через элемент ИЛИ 12 подается в декодер I1. Если в декодере 11 не будет обнаружено, что в ком комбинации Y есть ошибки т.е. она является разрешенной двоичной кодовой комбинацией), комбинация Y через элемент ИЛИ 13 выдается на вход элемента ИЖ 35 и далее на выход устройства, а первый ее двоичный

15

184151

сигнал подается в блок 14 и преобразуется в сигнал общего сброса (о, с.) при котором все блоки устройства приводятся в исходное состояние. После этого устройство готово к обработке следующего входного сигнала.

При обнаружении ошибки в Y кодовая комбинация подается на вход регистра 7, где запоминается, и на

JQ вход декодера 4, который по управляющему сигналу из блока 14 реали- зует процесс отождестввления Y с ближайшей разрешенной двоичной кодовой комбинацией Y . Указанный уп- ,равляющий сигнал блока 14 подается непосредственно на входы установки в единицу триггеров 16 и 33, .на вход элемента 20 задержки, а также на второй в-ход .декодера 4. При этом триггеры 16 и 33 переводятся в единичные состояния, вследствие чего открываются ключи 31 и 32. Сформированная в декодере 4 разрешенная комбинация Y записьшается и хра-- нится в блоке 5 регистров, а также через открытый в исходном состоянии ключ 31 (так как триггер 16 - в единичном состоянии и на его выходе присутствует открывающий ключ 31 сигнал 1 подается в регистр 17. Выход каждой ячейки памяти регистра 17 соединен с первым входом соответствующего элемента И блока 18, другой вход этого элемента подключен к выходу соответствующей ячейки памя35 ти регистра 19. Следует отметить, что элементы И первыми входами подключены к инверсным выходам ячеек регистра 17, вторые входы элементов И подключены к прямым выходам ячеек

регистра 19. Такое подключение приводит к следующему. Пусть в первых ячейках регистров 17 и 19 записаны единичные символы. В этом случае на первый вход соответствующего элемен та И fназовем его первым) подается с инверсного выхода первой ячейки памяти регистра 19 сигнал, соответствующий двоичному символу О (это инвертированный сигнал 1. На

50 второй вход элемента И с прямого выхода первой ячейки регистра 19 поступает сигнал, соответствующий двоичному символу 1. Элемент И сра- батьюает. Следовательно, если симво55 лы в соответствующих ячейках памяти регистров 17, 19 совпадают, то на выходах соответствующих элементов И блока 18 сигналы не появлях тся. В

30

противном случае, когда двоичные символы в одноименных ячейках памяти различны, на выходах соответствующих элементов И появляются сигналы. Эти сигналы подаются на входы сумматора 21. Результирующий сигнал .сумматора 21 соответствует величине кратности вектора ошибки Р. Сигнал с выхода-сумматора 21 подается на вход ключа 22. В это время на выход элемента 20 задержки появляется управляющий сигнал, который переводит ключ 22 в проводящее состояние, разрешая тем самым поступление результирующего сигнала сумматора 21 на второй вход вычитателя 24. На первы вход вычитателя 24 подается сигнал, соответствующий величине максимальной кратности Т исправляемых декодером 4 ошибок. Этот сигнал формируется на выходе коммутатора 25 из напряжений, формируемых источником 26 опорных напряжений. В вычитате- ле 24 из сигнала, поступающего на второй вход, вычитается сигнал, поступающий на первый вход. Разностный сигнал подается на вход порогового элемента 29. Если входной сигнал порогового элемента 29 отрицательный, то на его выходе формируется управляющий сигнал. В противном случае управляющий сигнал не формируется. При появлении на выходе порогового элемента 29 управляющего сигнала последний подается на вход открытого в это время ключа 32. На другой вход ключа 32 подается единичный выходной сигнал триггера 33, который -приведен в единичное состояние тем же сигналом, что и триггер 16. С выхода ключа 32 единичный сигнал подается на вход ключа 28 и открывает его. В это время появляется управляющий сигнал на выходе эле- ;мента 23 задержки. Этот сигнал проходит через открытый ключ 28 на регистр 17 для считывания из него через элементы ИЛИ 13 и 35 на выход устройства разрешенной кодовой комбинации (ключ 27 при этом закрыт).- Первый двоичный сигнал этой комбинации через элемент ИЛИ 34 подается в блок 14 для формирования сигнала общего сброса. После этого устройство готово к обработке следующего избыточного сигнала.

В случае, когда выходной сигнал порогового элемента 29 является нулевым, на выходе ключа 32 - также

10

20

25

184154

нулевой сигнал. Он преобразуется элементом 30.в единичный сигнал. Этот сигнал открьлвает ключ 27 и пропускает выходной сигнал элемента 23 задержки на выход. Выходной сигнал ключа 27 подается на соответствующие входы регистров 17, 19 и обнуляет их.

Таким образом, если Р меньше Т единичный сигнал с выхода порогового элемента 29 подается на вход ключа 28, разрешая считывание из регистра 17 через элемент ИЛИ 35 на выход устройства разрешенной кодовой комбинации Y . Если Р больше (или равно)

. Т, то на выходе порогового элемента 29 управляющий сигнал не формируется, вследствие чего на выходе элемента НЕ 30 формируется сигнал, открывающий ключ 27, разрешая выходному сигналу элемента 23 задержки обнулить регистры 17 и 19. В этом случае (Р больше или равно Т) сигнал общего сброса не формируется и устройство функционирует так же, как и известное.

Из блока 2 памяти аналоговые сигналы также считываются в параллельном коде в решающий блок 8, в кото- ром определяется наименьший из аналоговых сигналов. На выходе решающего блока 8 формируется двоичная кодовая комбинация, в которой единичный символ находится в разряде с тем же номером, что и наименьший аналоговый символ (сигнал) . Друг ие разря35 ды - нулевые. После этого из регистра 7 в блок 9 сумматоров поступает двоичная кодовая комбинация Y , а из блока 8 - комбинация единичного веса. В блоке 9 сумматоров по моду40 лю два суммируются (в параллельном коде) двоичная кодовая комбинация единичного веса и комбинация Y , являющаяся первой комбинацией. В результате суммирования на выходе бло45 ка 9 формируется вторая двоичная

. комбинация (X Л.

Двоичная комбинация V, запоминается в регистре 10. Комбинация регистра 10 отличается от комбинации

50 регистра 7 в одном разряде, номер KOTOjjoro определяется номером единич ного разряда в выходной двоичной комбинации решающего блока 8. Счи- тываясь из регистра 10, комбинагу я

55 Y, через элемент ИЛИ 12 подается в декодер i1, где обрабатывается так же, как и первая конбинация Y , т.е если она не является разрешенной

30

(в У имеются ошибки), то подается на вход декодера 4. В это время в блоке 14 формируется управляющий сигнал, который с выхода блока 14 подается на соответствующие входы . триггеров 16 и 33 для установки их в нулевые состояния (при этом ключи 31 и 32 закрываются. Выходной сигнал блока 14 подается на второй вход декодера 4 и разрешает исправлние ошибок в комбинации Y, . На выходе декодера 4 формируется разрешенная кодовая комбинация , которая также запоминается в блоке 5 ре .гистров.

Из блока 2 памяти по управляющему сигналу из блока I4 в формирователь 6 поступает составной аналоговый сигнал X , а из блока 5 в параллельном коде подаются разрешенные двоичные кодовые комбинации Y , V, , В формирователе 6 определяется какая из двух разрешенных комбинаций больше соответствует сигналу X Степень соответствия определяется, например, в результате вычисления коэффициентов корреляции с последующим их сравнением. Ближайшая разрешенная кодовая комбина,ция по управляющему сигналу из формирователя 6 в блок 5 считывается из последнего на выход устройства через элементы ИЛИ 13 и 35. После этого блок 14 формирует сигнал общего сброса и устройство обрабатывает следующий составной сигнал с избыточностью.

Техническое преимущество предлагаемого устройства по сравнению с прототипом заключается в том, что вторая комбинация формируется только в случаях, когда хэммингово расстояние между первой комбинацией и соответствующей ей разрешенной комбинацией равно максимальной кратности исправляемых декодером 4 ошибок, вследствие чего уменьшается среднее время обработки составного сигнала с избыточностью. Таким образом, повьшается оперативность доведения сообщений до получателей информации.

Формула изобретени

1. Устройство для приема и обработки избыточных сигналов, содержащее демодулятор и прот раммно-вре- менной блок, первые входы которых

10

15

20

25

30

35

40

45

50

55

объединены и являются входом устройства, выход демодулятора соединен непосредственно с первым входом блока памяти и через пороговый селектор - с первым входом первого эле мента ИЛИ, выходы блока памяти соединены с соответствующими первыми входами формирователя управляющих сигналов и решающего блока, выходы решающего блока соединены с соответствующими первыми входами блока сумматоров, выходы которо го соединены с соответствующими первыми входами первого регистра, вьпсод которого соединен с вторым входом первого элемента ИЛИ,- выход первого элемен- ,та ИЛИ соединен с входом первого де- кодера, первый выход которого соединен с первым входом второго элемента ИЛИ, второй выход первого декодера соединен с первыми входами второго декодера и второго регистра, выходы второго регистра соединены с соответствующими вторыми входами блока сумматоров, выход второго декодера соединен с первым входом блока регистров, первые, вторые выходы и второй вход которого соединены соответственно с вторыми, третьими входами и выходом формирователя управляющих сигналов , третий выход блока регистров соединен с вторым входом второго элемента ИЛИ, первый, вт орой, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый выходы программно-временного блока соединены соответственно с вторым, третьим входами демодулятора, вторым входом блока памяти, вторым входом второго декодера, третьим входом блока регистров, четвертым входом формирователя управляющих сигналив, вторым входом второго регистра, вторым входом решающего блока и вторым входом первого регистра, отличающееся тем, что, с целью повышения быстродействия устройства, ;в него введены узел управления, тре- тий и четвертый элементы ИЛИ, первый ;второй, третий и четвертый входы узла управления подключены соответственно к выходу порогового селектора, выход втЪрого декодера - к десятому и одиннадцатому выходам программно-временного блока, выход узла управления соединен с первыми входами третьего и четвертого элементов ИЛИ, второй вход третьего элемента

ИЛИ подключен к первому выходу первого декодера, выход третьего элемента соединен с вторым входом прог ,раммно-временного блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента ИЛИ, выход которого является выходом устройства.

2. Устройство по П.1, отличаю, щеес я тем, что узел упраления содержит триггеры, регистры, блок элементов И, сумматор, ключи, элементы задержки, вычитатель, источник опорных напряжений коммутатор, пороговый элемент и элемент НЕ, выходы первого и второго триггеров соединены с первыми входами соответственно первого и второго ключей, выход первого ключа соеди- нен с первым входом первого регистр инверсные выходы которого соединены с соответствующими первыми входами блока элементов И, выходы которого соединены с соответствующими входами сумматора, выход сумматора соединен с первым входом третьего-ключа, выходы источника опорных напряжений соединены с соответствующими входами коммутатора, выходы коммутатора и третьего клк1ча соединены соответ.ственно с первым и вторьм входами

I

5

вычитателя, выход вычитателя соединен череэ пороговый элемент с вторым входом второго ключа, выход которого соединен непосредственно с первым входом четвертого ключа и через элемент НЕ - с первым входом пятого ключа, выход пятого ключа сое динен с вторьм входом первого регистра и первым входом второго регистра, выходы второго регистра соединены с соответствующими вторыми входами блока элементов И, выход первого элемента задержки соединен непосредственно с вторым входом третьего ключа и через второй элемент зaдepжк - с вторыми входами четвертого и пятого ключей, выход четвертого ключа соединен с третьим входом первого регистра, второй вход второго регистра, второй вход первого ключа, объединенные вход первого элемента задержки и входы установки в единицу первого и второго триггеров, а также объединенные входы установки в нуль первого и второго триггеров являются соответ ственно первым, вторым, третьим и .четвертым входами узла управления, прямой выход первого реги- 0 стра является выходом узла управления.

0

5

Изобретение предназначено для использования в системах передачи информации для приема и декодирования в целом составных избыточных сигналов, использующих длинные и сверх- дпинные помехоустойчивые коды. Изобретение позволяет повысить быстродействие устройства за счет того, что если ошибка в принятой кодовой комбинации не обнаружена, то эта кол и довая комбинация сразу выдается на выход устройства. В случае обнаружения ошибки производится ее исправление , после чего исправленная кодовая комбинация поступает на выход устройства. Устройство содержит демодулятор 1, блок 2 буферной памяти, пороговый селектор 3, декодер 4, блок 5 регистров, формирователь 6 управляющих сигналов, регистр 7, решающий блок 8, блок 9 сумматоров по модулю два, регистр 10, декодер II, элементы ИЛИ 12, 13, программно-временной блок 14, узел 15 управления, выполненный на триггере 16, регистре 17, блоке 18 элементов И, регистре 19, элементе 20 задержки, су мматоре 21, ключе 22, элементе 23 задержки, вычитателе 24 коммутаторе 25, источнике 26 опорных напряжений, ключах 27, 28,пороговом элементе 29, элементе НЕ 30, ключах 31, 32 и триггере 33, и элементы ИЛИ 34,.35.1з.п.ф. 1 ил. i (Л to сх Nt ел