Программируемый контроллер Советский патент 1986 года по МПК G05B19/414 

1

Изобретение относится к регулирующим и управляющим системам общего назначения и может быть использовано для автоматического управления промьпиленными объектами, в частности в станкостроении для управления металлорежущими станками.

Цель изобретения - расширение области применения контроллера.

На фиг.1 представлена структурная схема программируемого кбнтроллера (ПК), на фиг,2 - функциональная схема логического блока} на фиг.З - функциональная схема входного блокаJ на фиг. 4 и 5 - временные диаграммы работы ПК.

Контроллер содержит генератор 1 тактовых импульсов, первый 2 и второй 3 счетчики, элемент И 4, входной блок 5, первый коммутатор 6, первый дешифратор 7, блок 8 буферной памяти, второй дешифратор 9, блок 10 постоянной памяти, логический блок 11, блок 12 оперативной памяти, йы- ходной регистр 13, элемент 2 И-ИЛИ-Н 14, второй коммутатор 15, третий счетчик 16, элемент ИЛИ 17, элемент Ш1Й-НЕ 18, элемент НЕ 19,ключи 20, объект 21 управления.

Первый счетчик 2 является счетчи- ком адреба ПК и представляет собой двоичный счетчик, имеющий выход переполнения и выходы каждого разряда, образующие кодовые выходы счетчика 2 Количество разрядов счетчика 2 определяется в конечном итоге количеством входов и выходов ПК, вьфаженных двоичным числом (в данном примере он равно восьми). Второй счетчик 3 является счетчиком команд ПК и представляет собой двоичный счетчик, имеющий кодовые вЬпсоды всех .разрядов Количество разрядов счетчика 3 определяется числом командных слов, которые могут содержаться в блоке 10 постоянной памяти (в данном примере составляет двенадцать). Число первых выходов блока 10 постоянной памяти равно числу операционных разрядов в каждом слове, записанном в блоке 10 (в данном примере равно четырем), число вторых выходов блока 10 постоянной памяти равно двум, а число третьих выходов равно числу кодовых выходов первого счетчика 2,

Объем памяти блока 10 постоянной памяти в данном примере составляет 4096 четырнадцатиразрядных слов.

to

ts

20

25

д 2380322

Число кодовых выходов третьего счетчика 16 равно двум.

Число выходов первого коммутатора 6 равно числу первых или вторых информационных входов этого коммутатора и определяется числом слов, которые могут быть записаны в блоке

12оперативной памяти, в данном примере их число равно десяти.

Весь массив памяти блока 12 условно разбит на три равные части - области. Первая область памяти (входная) содержит информацию о состоянии входов ПК в 1 онкретный момент времени. Число слов в этой области определяется числом входов системы и в данном примере составляет 256 однобитовых слов. Вторая область памяти блока 12 оперативной памяти (выходная) содержит информацию о том,, какой из вькодов в каком состоянии должен находиться в результате вычислений, проводимых в логическом блоке 11. Число слов в этой области памяти определяется числом выходов системы и в данном примере составляет 256,

Третья область памяти (промежуточная) содержит информацию о результатах промежуточных вычислений, производимых в логическом блоке 11, Число слов в этой области памяти выбрано также 256. .

Все слова, хранящиеся в блоке 12 оперативной памяти, имеют один разряд, ввиду того, что входная, выходная и промежуточная информации имеют одн6разрядный,однобитовый характер, Таким Образом, весь необходимый объем памяти блока 12 составляет в данном примере 768 одноразрядных слов, ..

Дешифратор 7 является выходным шифратором. Число его выходов, количество разрядов выходного регистра

13и число ключей 20 равны между собой и равны общему числу выходов ПК (в данном примере 256),

Блок 8 буферной памяти является блоком буферной оперативной памяти ПК и служит для. хранения информации о состоянии всех входов ПК на период его основной работы по программе.

Число одноразрядных слов, которые могут быть записаны в блоке 8 буферной памяти, равно количеству входов системы и составляет для данного примера 256 слов.

Второй коммутатор 15 имеет два режима работы в зависимости от сос35

40

45

50

55

тояния его управляющего входа: пропуск информации с информационных входов на информационный вход блока 12 оперативной памяти либо запрет такого пропуска. .

В первом режиме второй коммутатрр 15 пропускает на информационный вход блока 12 оперативной памяти в зависимости от состояния своего адресно-. го входа Либо информацию с выхода блока 8 буферной памяти, либо результаты вычислений с информационного выхода логического блока 11.

Во втором режиме во время действия сигнала запрета на управляющем входе второго коммутатора 15, на информационном входе блока 12 оперативной памяти устанавливается логический нуль.

Вычислительные функции логического блока 11 вьшолняет элемент 22 постоянной памяти. Блок 11 также содержит четьфе триггера 23-26,конденсатор 27, дифференцирующие RS-элементы 28 и 29 и элемент ИЛИ 30.

Триггеры 23-26 представляют собой триггеры D-типа, каждый из ко- : торых имеет вход синхронизации и информационный вход. Входы синхронизации триггеров 23, 24 и 25 соединены между собой и образуют тактовый вход блока 11. Выход триггера 25 образует информационный выход блока 1 1 . :, .

Четвертый выход элемента 22 постоянной памяти, выходы элемента ИЛИ 30 и триггера 26 образ5пот соответственно первый, второй и третий управляющие выходы логического блока 1 1 .

Триггер 26 предназначен для формирования сигнала Начальная установка, которьй устанавливает ПК в .исходное состояние после включения питания.

Сигнал Начальная установка действует в первом рабочем цикле (пол- |ном цикле) ПК, следующим за включением питания, и исключает неправнль- ную выдачу управляющих сигналов на объект 21 управления.

Четвертый, пятый, шестой и седьмой адресные входы элемента 22 постоянной памяти образуют операционные входы логического блока 11, а восьмой адресный вход элемента 22 - информационный вход блока 11.

10

tS

2380324

Таким образом, элемент 22 имеет восемь адресных входов и пять выходов и для данного примера реализации должен иметь емкость 256 пятиразряд- 5 ных слов.

В элементе 22 постоянной памяти заранее записаны результаты всех возможных логических операций, выполняемых над входными данными логического блока 11 с одной стороны и содержимым триггеров 23, 24 и 25 с другой стороны. Вид операции задается из блока 10 постоянной памяти через операционные входы логического блока 11, которые являются faкжe входами элемента 22 постоянной памяти.

Триггер 23 предназначен для хранения сигнала блокировки исполнения программы. Триггер 24 предназначен для хранения дополнительной информации. Триггер 25 предназначен для хранения результата предьщущей логической операции и выдачи ее на информационный выход логического блока 11..

Кроме того, с четвертого выхода элемента 22 постоянной памяти на первый управляющий выход-логического блока 11 поступает сигнал, означающий команду Вывод, а с выхода элемента ИЛИ 30, образующего второй управляющий выход логического блока 11,

20

25

30

снимается сигнал, означающий конец третьего этапа работы или запуск очередного цикла работы ПК.

С выхода триггера 26 на третий управляющий выход логического блока 11 поступает сигнал Начальная установка.

Во входной блок 5 входят оптроны 31 адреса коммутатор 32, входной фильтр, содержащий интегрирзпощие RS-элементы 33 и 34 и компаратор 35, а также оптрон 36 тактов, элемент И 37 и выходной оптрон 38,

Входные цепи оптронов 31 адреса и оптрона 36 тактов образуют соответственно адресные и тактовый входы блока 5. Выходы оптронов 31 соединены с адресными входами коммутатора 32, информационные входи которого соединены с управляемым объектом 21 и образуют информационные входы блока 5 ;

Фильтр, включенный на выходе входного блока 5, служит, для защиты контролера от воздействия Помех импульсного характера, возникающих в линиях связи между управляемым объектом 21 и ПК.

Гальваническая развязка входных и выходных цепей ПК и объекта 21 управления осуществляется с помощью входного блока 5 и оптронных ключей 20, что в значительной степени повышает надежность работы ПК.

Данный ПК работает следующим образом.

Полный цикл (Т) работы контролле ра делится на три основных этайга.

На первом этапе (Т информация о состоянии входов переписывается из блока 8 буферной памяти во входную область памяти блока 12 оперативной памяти.

На втором этапе (Т) информация из выходной области памяти блока 12 оперативной памяти переписывается в регистр 13 для вьщачи через ключи 20 управляющих сигналов на исполни- тельные элементы объекта 21 управ- ления. Кроме того, на этом этапе происходит очистки и подготовка для следз ющего цикла блока 8 буферной памяти.

На третьем этапе .(Tj) происходит работа по программе, записанной в блоке 10. Согласно этой программе происходит обработка в блоке 11 хранящейся в блоке 12 оперативной памяти информации. Эта ннформадая хранится во входной и промежуточной областях памяти блока 12. На этом же этапе происходит запись результатов вычислений из блока 11 в выходную область,памяти блока 12.

с Параллельно с этим на этайе Tj информация с входов системы через входной блок 5 многократно записывается в блок 8.

После подачи напряжения питания на ПК триггер 26 логического блока устанавливается в единичное состояние и тем:самым форм$фует сигнал Начальная установка.

Короткий продифференцированный

импульс, сформированный из этого сигнала с помощью RS-элементов 28 и 29 и элемента ИЛИ 30, с второго управляющего выхода блока 11 устанавливает первьвй счетчик 2 и третий счетчик 16 в нулевое состояние,обеспечив тем самым начало работы ПК всегда с первого этапа работы.

j 0

5

0 5

о

-

С первого вьпйГода генератор а 1 так- тбвые импульсы поступают на счетные входы первбго и второго счетчиков .1 2, которые являются счетчиком адреса и счетчиком команд соответственно.

Работа первого счетчика 2 не зависит от этапов работы контроллера и на его выходах постоянно формируются двоичные разряды кода адреса.

На первом этапе работы ПК третий счетчик 16 установлен в нулевое состояние. Тем самым на выходах второго дешифратора 9 задан код первого этапа, устанавливающий на первом выходе второго дешифратора 9 1, а на втором и третьем выходе О. Единичное значение сигнала 1 этап на первом выходе второго дешифратора 9 через элемент ИЛИ 17 устанавливает на управляющем входе блока В буферной памяти 1, а через элемент 2 И ИЛИ-НЕ 14 устанавливает О на управляющем входе блока 12 оперативной памяти во время действия тактовых импульсов с второго выхода генератора 1.

Тактовые импульсы на -первом и втором выходе генератора 1 сдвинуты по фазе относительно друг друга на 180°, чем обеспечивается разделение во времени смены адреса на адресных входах блоков 8 и 12 памяти и форми-: рование сигнала записи на управляющем входе блока 12 оперативной памяти. -:

Сигнал 1 этап также разрешает второму коммутатору 15 трансляцию информации с выхода блока 8 буферной памяти на информационный вход блока 12 оперативной памяти во всех циклах работы ПК, кроме первого, следующего за включением питания. На время первого после включения питания цикла Начальная установка с третьего управляющего выхода логчического блока 11 устанавливает нуль на выходах выходного регистра 13 и второго коммутатора 15.

Одновременно с этим нулевое значе- кие сигнала 3 этап с третьего выхода второго дешифратора 9 разрешает . прохождение импульсов переполнения первого счетчика 2 адреса на счетный вход третьего счетчика 16 и устанавливает в нулевое состояние второй счетчик 3, запрещая ему счет.

Отсутствие сигнала 3 этап также разрешает первому коммутатору 6 /

адреса .трансляцию кода адреса с его первых информационных входов на адресные входы блока 12 оперативной памяти.

Двоичный код с выхода третьего счетчика 16, соответствующий первому этапу, через вторую группу информационных входов первого коммутатора 6 подается на два старших разряда адресных входов блока 12 оперативной памяти, задавая тем самым входную область памяти блока 12.

Двоичный код адреса с кодовых выходов первого счетчика 2 поступает на адресные входы блока 8 буферной памяти и на первую группу первых информационных входов первого коммутатора 6. Тем самым задается один и тот же адрес ячейки памяти блока 12 внутри его входной области памяти.

По мере поступления счетных импульсов с первого выхода генератора

1тактовых импульсов на счетчик 2 меняется код адреса на его кодовых выходах и по всем адресам входной области памяти блока 12 записывается информация с выхода блока 8 буферной памяти. На первом цикле после включения питания ПК по этим адресам записьшается нулевая информация в связи с тем, что на выходе второго коммутатора 15 на этом всем цикле установится нуль.

По 256-му импульсу первый счетчик

2вырабатывает импульс переполнения, который через элемент И 4 поступает на счетный вход третьего счетчика 16. Счетчик 16 изменяет свое состояние на единицу, в результате чего на втором выходе второго дешифратора 9 появляется 1, а на первом и третьем выходах - 0.Это означает, что наступил второй этап работы контроллера.

Наличие единичного сигнала на втором выходе второго дешифратора 9 разрешает запись в выходной регистр

13с выхода блока 12 оперативной памяти. Нулевое состояние первого выхода второго дешифратора 9 и первого управляющего выхода логического блока 11 через элемент 2 И-ИПИ-НБ

14устанавливают 1 на управляющем входе блока 12 оперативной памяти, что означает для блока 12 режим считьгоания информации.

Запись в выходной регистр разрешена только при отсутствии сигнала

Начальная ус тановка ввиду того, что этот сигнал на выходах выходного регистра 13 устанавливает О на про- 5 тяжении всего первого цикла включения питания ПК.

Единичное значение сигнала 2 этап устанавливает О на выходе . элемента ИПИ-НЕ 18, вследствие че0 го на выходе элемента ИЛИ 17 и на управляющем входе блока 8 буферной , памяти также устанавливается О. Это означает, что для блока 8 устанавливается на втором этапе режим за5 писи.

Счетчик 2 адреса на втором этапе производит счет от О до 256, последовательно перебирая все ячейки бло ка 8 буферной памяти. Так как на .

0 управляющем входе блока 8 установлен режим записи информации, а на информационном входе зафиксировано нулевое состояние на всем протяжении второго этапа, во все ячейки памяти

5 блока 8 будут записаны нули. Это

означает полную очистку буферной памяти. Таким образом блок 8 будет подготовлен к приему новой информации на третьем этапе..

0 Одновременно с этим О с первого выхода дешифратора 9 поступает на первый вход элемента ИЛИ 17 и совместно с нулевым сигналом на втором входе элемента ИЛИ 17 фиксирует рес жим записи информации в блок 8 буферной памяти.

Третий выход второго дешифратор 9 также имеет на втором этапе нулевое состояние, разрешая тем самым прор хождение импульсов переполнения первого счетчика 2 через элемент И 4 на счетный вход третьего счетчика 16, блокируя второй счетчик 3 команд в нулевом состоянии и задавая первому

5 коммутатору 6 режим трансляции кода адреса с его первых информационных входов на адресные входы блока 12 оперативной памяти.

Третий счетчик 16 состоянием своих кодовых выходов задает и через вторую группу первых информационных входов первого коммутатора 6 транслирует на два старших адресных входа блока 12 оперативной памяти адрес выходной области памяти этого блока.

0

5

На первую групщ первых информационных входов подается код с 1ДОВ первого счетчика 2 адреса, тлзанслируется через первый коммутатор 6 на младшие разряды адресных входов блока 12 оперативной памяти, задавая непосредственно адрес ячейки памяти внутри его выходной области памяти.

Таким образом, для блока 12 оперативной памяти задан режим считывания из выходной области памяти. Код адреса с кодовых выходов первого счетчика 2, поступая одновременно на адресные входы выходного пер- в.ого дешифратора 7, адресные входы блоков памяти 12 и 8, позволяет при переборе состояний первого счетчика 2 от О до 256 переписать последовательно всю информацию из выходной области памяти блока 12 в соответствующие разряды выходного регисра 13 во всех циклах работы ПК,кроме первого, после включения питания в котором выходной регистр 13 установлен в нулевое состояние сигналом Начальная установка.

Для исключения неправильной записи информации в выходной регистр 13 при смене адреса запись в регистр 13 осуществляется- по заднему фронту сигнала с первого выхода генератора 1 тактовых импульсов.

С выходов регистра 13 управляющи сигналы через ключи 20 подаются на исполнительные элементы объекта 21 управления.

После того, как первьй счетчик 2 достигает 256, импульс переполнения с BbryiOiJ,a переполнения счетчика 2 через элемент И 4 поступает на счетный вход третьего счетчика 16, который изменяет свое состояние на единицу, вырабатывая на своих выходах код третьего этапа.

Этот код поступает на входы второго дешифратора 9, задавая на третьем выходе дешифратора 9 единичное состояние сигнала 3 этап, а на первом и втором - нулевые состояния сигналов 1 этап и 2 этап соответственно.

На третьем выходе второго дешифратора 9 1 запрещает прохождение импульсов переполнения первого счетчика 2 через элемент И 4 на вход третьего счетчика 16 и одновременно снимает сигнал с входа обнуления второго счетчика 3 команд, разрешая тем самым ему счет от О до числа 4096.

10

15

20

5

0.

5

0

5

0

Кроме того, сигнал 3 .этап логической единицей переключает первый коммутатор-6 на трансляцию сигналов с его информационных входов на адресные входы блока 12 оперативной памяти.

Таким образом, с началом третьего этапа второй счетчик 3 команд, считая от О до 4096, состоянием своих кодовых выходов задает на адресных входах блока 10 постоянной памяти адрес очередной команды, хранящейся в этом блоке.

Команды или командные слова, хранящиеся Б блоке 10, состоят из двух частей: адресной и операционной. Разряды командного слова, образующие его операционную часть, поступают с первых выходов блока 10 на операционные входы блока 11, задавая тем самым вид операции, выполняемой этим блоком на протяжении очередной команды.

Адресная часть командного слова состоит также из двух частей: два разряда, образующие третьи выходы блока 10, определяют область памяти блока 12, а остальные разряды адрес ной части команды образуют вторые выходы блока 10 и задают непосредственно адрес внутри выбранной области памяти блока 12.

На первом выходе второго дешифратора 9 О на 3 этапе позволяет второму коммутатору 15 транслировать сигнал с информационного выхода логического блока 11 на информационный вход блока 12 оперативной памяти во всех циклах работы, кроме первого, после включения питания, в течение которого на информационном входе блока 12 зафиксирован О.

Одновременно с этим на четвертом входе элемента 2 И-ЙЛИ-НЕ 14 устанавливается также О, что позволяет сигналу с первого управляющего выхода блока 11 задавать на управляющем входе блока 12 оперативной памяти режим записи или считывания: нуль на управляющем входе блока 12 означает для него режим записи, а единица - режим считывания. Дпя блока 8 буферной памяти режимы задаются аналогично.

Для исключения неправильной записи информации в блок 12 оперативной памяти при смене адреса в первом счетчике 2 на первом этапе и

формировании команды Вывод на третьем этапе работы ПК запись в блок 12 осуществляется по сигналу с второго выхода генератора 1 тактовых импульсов.

На третьем этапе запись в блок 12 оперативной памяти разрешается только тогда, когда очередной выбранной командой из блока 10 постоянной памяти является команда вывода результата предьодущей логической операции из логического блока 11. В этом случае на первом управляющем выходе логического блока 11 появляется единица, установливающая тем самым fta управляющем входе блока 12 оперативной памяти О.

Для остальных логических операций, выполняемых логическим блоком 11, на его первом управляющем выходе устанавливается нуль, а на управляющем входе блока 12 оперативной памяти соответс гвенно единица, что означает для него режим считывания.

Во время третьего этапа, составляющего основное время работы ПК, происходит непосредственно работа по программе, записанной в блоке 10 постоянной памяти, адреса которого последовательно перебираются первым счетчиком. Команды, хранящиеся в блоке 10 постоянной памяти, своей операционной частью задают вид логической операций, которую должен выполнить логический блок 11 над информацией, поступающей на информационный вход блока 11 с выхода блока 12 оперативной памяти. Адрес этой информации в блоке 12 содержится в адресной части командного слова.

Для непосредственно логических операций, таких как И, ИЛИ, И; ИЛИ, И-ИЛИ, ИЛИ-И, АоВ, АоБ, а также ЗАГРУЗКА, адрес в командном слове задается во входной или промежуточной области памяти блока 12, т.е. задается адрес той ячейки памяти блока 12, в которой хранится информация, над которой нужно выполнить заданную в командном слове операцию.

Для команды вывода адресная часть командного слова содержит адрес- ячейки памяти блока 12, т.е. задается адрес, той ячейки памяти блока 12, куда нужно записать результат пре- дьщущей операции из логического блока 11, который поступает с инфор- (Мационного входа блока 11 через

0

5

0

5

0

5

0

5

0

5

|ВТорой коммутатор 15 на информационный вход блока 12 оперативной памяти.

На втором этапе на втором рходе элемента ИЛИ 17, на втором входе элемента Ш1И-НЕ 18 и на входе элемента НЕ 19 устанавливаются О.Это позволяет входной информации с выхода входного блока 5, пройдя через элемент ИЛИ-НБ 18 и элемент ИЛИ 17 на управляющий вход блока 8 буферной памяти, задавать своим состоянием режим работы блока 8.

Если входная информация придет логической единицей, то на управляющем входе блока 8 установится логический нуль, что означает для блока 8 режим записи. Если входна информация придет логическим нулем, то на управляющем входе блока 8 установится логическая единица,что означает для него режим считывания.

Так как на третьем этапе на.входе элемента НЕ 19 устанавливается О, то на информационном входе блока 8 буферной памяти будет в течение всего третьего этапа 1. При единичной входной информации эта единица будет записана в блок 8 по очередному адресу, вырабатываемому счетчиком 2, который работает постоянно, независимо от этапа. При нулевой входной информации, так как для блока 8 будет установлен режим считьшания, по очередному адресу не будет записана единица, а сохранится нуль, записанный на предьщущем этапе.

За время третьего этапа счетчик 2 успеет многократно просчитать все адреса с 0-го по 256-й и таким образом информация, записьгааемая в блок 8 буферной памяти на 3 этапе, будет многократно обновляться, причем если во время всего третьего этапа хотя бы один раз на соответствующем входе входного блока 5 появится единица, она будет записана в соответствующую ячейку памяти блока 8 и будет там находиться до следующего второго этапа, на котором все ячейки памяти блока 8 будут обнулены.

В конце программы работы системы, - которая записана в блоке 10 постоянной памяти и по которой работает система на третьем этапе, ставится специальная команда Конец программы

По этой команде на втором уп13

равлягащем выходе логического блок 11 формируется сигнал конца программы логической единицей и дополнительно на первом цикле после включения питания с третьего упраляющего выхода блока 11 снимается сигнал Начальная установка.

Нулевое состояние разрядов треего счетчика 16 устанавливает на первом выходе второго дешифратора 9 1, а на втором и третьем его

выходе

- п

О. Это означает, что очередной цикл работы ПК завершился, а Д.ПЯ всей системы вновь начался первый этап, этап ввода информации в блок 12 оперативной памяти из блока 8 буферной памяти..

Таким образом, на «йрвом цикле работы контроллера после включения питания в устройстве происходит начальная установка блоков в исходное состояние. Это обеспечивает начало работы ПК всегда с первого этапа, этапа ввода информации, и исключает прием и вьщачу неверной информации в начале работы ПК объектом 21 управления. На втором цикле после включения питания ПК в регистр 13 также запишется нулевая информация, так как на первом цикле быпа обнулена . выходная область памяти блока 12,

Таким образом, после двух циклов работы контроллера, следующих за включением питания, достоверная информация установится на входах объекта 21 управления.

Логический блок 11 работает следующим образом.

При включении питания ПК триггер 26 устанавливается в единичное состояние с помощью конденсатора 27, формируя на третьем управляющем выходе блока 11 сигнал Начальная установка, а на втором управляющем выходе блока 11 сигнал конца третьего этапа или начала цикла.

По сигналу с первого выхода генератора 1 счетчик 3 изменяет свое состояние и очередное командное слово считьтается с выходов блока Ю. - На адресные входы элемента 22 поступает операционная часть командного слова , задающая вид операции, информация с информационного выхода блока 12 оперативной памяти и с выходов триггеров 23, 24 и 25. Совокупность значений сигналов на адресных входах элемента 22 позволяет выбрать

14

записанное в нем пятиразрядное слово. Это слово содержит информ ацию о состоянии, в которое нужно установить триггеры 23, 24 и 25 в результате заданной операции, а также значение сигналов на первом и втором управляющих выходах блока 11 в зависимости от вида операции. По очередному тактовому импульсу с второго выхода

генератора 1 триггеры 23, 24 и 25 запоминают состояние первого, второго и третьего выходов элемента 22. При приходе следующего командного слова информация, хранимая в тригтерах 23, 24 и 25, участвует в формировании адреса нового пятиразрядного слова, хранящегося в элементе 22.

При приходе кода очередной операции, означающей конец программьГ, на пятом выходе элемента 22, т.е. на втором управляющем выходе блока 11, устанавливается сигнал Конец программы, по которому прекращается

третий этап работы. На первом после включения питания цикле по этому же сигналу с третьего управляющего выхода блока 11 снимается сигнал Начальная установка.

На первом и втором этапах работы контроллера первый счетчик команд об- нулен и его счет заблокирован. В блоке 10 постоянной памяти по нулевому адресу записаны также все нули.

Этот код через элемент 22 блока 11 задает нулевые состояния триггеров 23, 24 и 25 и нули на первом и втором управляющих выходах логического блока 11 в течение первого и второго этапов.

Входной блок 5 работает следующим образом.

На адресный вход блока 5 поступает восьмиразрядный код с выхода первого счетчика 2 адреса. При изменении этого кода коммутатор 32 последовательно опрашивает выходы объекта 21 управления и подключает их на вход фильтра. Фильтр пропускает сигналы, длительность которых соответствует заданной постоянной времени, и не пропускает короткие импульсные помехи.

При опросе конкретного выхода объекта 21 управления, на котором присутствует единичная информация,на выходе блока 5 по приходу сигнала на тактовый вход блока 5 формируется

15

высокий уровень, записывающий едницу в блок 8 буферной памяти.

Адрес, по которому произойдет пись, соответствует адресу входа объекта 21 управления

Уменьшение длительности входн сигналов позволяет расширить обл применения контроллера. Данный программируемый контроллер обеспчивает непосредственную стыковку станка с магазином инструментов исключает необходимость использония для этих целей дополнительны стыковочных блоков с магазином и стрз ментов, что упрощает констру станка, вследствие чего повьшает надежность и снижается стоимость станка. ПК обеспечивает обработк сигналов от управляемого объекта имеющих длительность, меньшую, ч время полного цикла работы ПК.

Формула изобретения

25

Программируемый контроллер, содержащий генератор тактовых импульсов, три счетчика, блок постоянной памяти, логический блок, входной блок, два коммутатора, элемент И, элемент 2И-Ш1И-НЕ, блок оперативной памяти, два дешифратора, выходной ре-зо

гистр и ключи, причем первый генератора тактовых импульсов соединен со счетными входами первого и второго счетчиков и с первым управляющим входом первого дешифратора,вто- , рой выход генератора соединен с тактовым входом логического блока, с вторым и третьим входами элемента 2И-Ш1И-НЕ и с тактовым входом входного блока, выход переполнения первого Q счетчика подключен к прямому входу элемента И, кодовые выходы первого счетчика соединены с адресными входами входного блока, с первой группой первых информационных входов первого коммутатора и с адресными входами первого дешифратора, вход обнуления BTOpofo счетчика соединен с адрес- ным входом первого коммутатора, с инверсным входом элемента И и с

третьим выходом BTopofo дешифратора, ;кодовые выходы второго счетчика соединены с адресными входами блока постоянной памяти, первые выходы которого подключены к операционным входам логического блока, вторые выходы - к первой группе вторых информационных входов первого коммутатора.

50

55

16

5

0 s 0

5

о

Q

0

5

а третьи выходы - к второй группе вторых информационных входов первого коммутатора, выходы первого коммутатора создинены с адресными входами блока оперативной памяти, информационный выход которого соединен с информационными входами выходного регистра и логического блока, первый управляющий выход .логического блока соединен с первым входом элемента 2И-ИЛИ-НЕ, информационный выход - с первым информационным входом второго коммутатора, второй управляющий выход - с входами обнуления первого и третьего счетчиков, а третий управляющий выход - с управляющим входом второго коммутатора и входом обнуления выходного регистра, счетный вход третьего счетчика соединен с выходом элемента И, а кодовые выходы - с второй группой первых информационных входов первого коммутатора и с входами второго дешифратора, первый выход которого соединен с четвертым входом элемента 2И-Ш1И-НЕ и с адресным входом второ-го коммутатора, а второй выход - с вторым управляющим входом первого дешифратора, информационный вход блока оперативной памяти соединен с выходом второго коммутатора, а управляющий вход - с выходом элемента 2И-ИЛИ-НЕ, выхода первого дешифратора соединены с управляющими входами выходного регистра, выходы которого чер ез ключи соединены с входами управляющего объекта, выходы которого соединены с информационными входами входного блока, отличающийся тем, что, с целью расширения области применения устройства, в него введены элементы ИЛИ-НЕ, ЮЖ, НЕ и блок .буферной памяти, при этом первый вход элемента ИЖ-НЕ подключен к выходу входного блока, второй вход - к второму выходу второго дешифратора и к входу элемента НЕ, а выход - к первому входу элемента ИЩ, второй вход которого соединен с первым выходом второго дешифратора, а выход подключен. к управляющему входу блока буферной, памяти, выход элемента НЕ подключен к информационному входу блока буфер-, ной памяти, адресные входы которого соединены с кодо-выми выходами первого счетчика, а выход соединен с вторым информационным входом второго , коммутатора.

J . 13

Фиг.2

..J

21

IS

..

Сигналы на f выходе генератора 7

Сигналы на 2 8ы- у.оде гемкратйра J

включение пита-, ний ПК

Сигнал на 3 упраВч лающем бык. f лака П Иачальнаяуст ка

импульсы на Zyn- раблян)щем вых. блока II.CSpoc cf. 2,JS Импульсы на входе счетчика ff

Сигналы на /А/до- SK deutufpjjatnopa 9 Перезапись Сигналы на Цвихо де dewuifротора 9 НИнцлетю Вывод Смналы на 3 выходе ЗешисррапюраЭ Рабата по программ иеФиг.З

Фил4

Сигналы на Ны Mffe гене)}о/гюра}

Cv HOAbi на .8ы- МЗе eHSpafmipJ

Сос оимаб (tbijadoS. 1,3, 1,б обьвкто ZJ

Состояние осталь

ных Sbfxoffof oSbeK та Zt

Сигналы на Sbixo i Se itOMMymamopaiS

Сигналы на BttxeSe КС алементоВ 33,3t

Сигналы на быхоЗе, Парагавого зи&меита

35

Сигналы на 8ыто де Sfloiai 5

Редактор М. Дьтын

Составитель Ю. Апарин

Техред О. Гортвай Корректор с.. Черни

1289/47

Тираж 836 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4