Буферное запоминающее устройство Советский патент 1986 года по МПК G11C19/00 

12

Изобрете ние относится к вычисли- тельной технике и может быть испол зёвано в процессорах средней производительности.

Целью изобретения является повышение надежности устройства.

На фиг. 1 изображена буферного запоминающего устройства; . на фиг.. 2 - схема блока выборки строки.

Буферное запоминающее устройство (фиг. 1) содержит буферный накопитель 1, блок 2 оперативной памяти, блок 3 сравнения, регистр А адреса столбца, регистр 5 адреса строки, регистр 6 считываемой информации, индикаторы 7-9 состояния адресных шин, триггеры 10 и 11 обращения, блок 12 выборки строки, формирова- . тель 13 импульсов коррекции, счетчик 14, триггер 15 установки в ноль, первьй 16 и второй 17 элементы ИЛИ, элемент НЕ 18. На фиг, 1 приняты следуюпще обозначений: первые информационные входы 19 устройства, вторы информационные входы 20 устройства, первый 21 и второй 22 управляющие входы устройства, вход 23 установки устройства, синхронизирукяцая шина 24 устройства, первый 25 и второй 26 управляющие выходы устройства.

Блок 12 выборки строки (фиг.2) содержит элементы сравнения 27 - 29, шифратор 30.

Буферная память работает следующим образом.

По адресу столбца, находящемуся в регистре 4 адреса столбца, из индикаторов состояния адресньпс шин 7 9 считьгааются коды заданного столбца, характеризующие соответственно активность первой, второй и третьей строки буферной памяти.

Данные коды сравниваются в бло- ке 12 выборки сгроки с содержимым счетчика 14, которое равно коду максмально активной строки (11/12СС). Унитарный код на выходе элементов сравнения парвой, второй и третьей строки кодируется шифратором 30 в двухразрядный код адреса строки буферной- памяти, имеющей максимальную . активнбсть. Данный адрес заносится в регистр 5 адреса строки.

После этого из блока 2 оперативно памяти по адресу столбца и адресу Строки считывается адрес строки оперативной памяти, обращение к которой

7 ,31,

в данный момент является наиболее вероятным. Одновременно из буферного накопителя 1 начинает считьгоаться соответствующая информация. После окончания импульса, по которому производилось Зсшесение в регистр 5 адреса

строки, Пр;,г. МЬДИфикацИЯ

счетчика 14 на -1. Содержимое счетчика становится равным 10/2СС, что

соответствует активности наиболее

активной строки после максимально активной .

Адрес,, считанный из блока 2 оперативной памяти, сравнивается в блоке 3 сравнения с адресом оперативной памяти, которьй поступает по входу 20 устройства. Если сравнение происходит, то на вход триггера 11 обраще-. ния поступает логическая 1 с выхода

блока 3 сравнения. По импульсу, по- ступарощему в конце первого такта с входной синхронизирукхцей шины 24 устройства на синхровход триггера 11 обращения, он устанавливается в 1,

а в триггер 10 обращения к оперативной памяти заносится О с выхода элемента 18 НЕ, так как триггер 15 установки в ноль находится в 1. По ;этому же импульсу в регистр 6 счиii aHHot информа)щии заносится слово, считанное из буферного накопителя 1, Логическая Г на первом управляющем выходе 25 и О на втором управляющем выходе 26 устройства сообщают

процессору о том, что требуемая информация считана из буферного накопителя 1 и обращения к оперативной памяти не требуется.

В случае, если сравнение не произошло, триггер 10 обращения к оперативной памяти и триггер 11 обращения устанавливаются в О, что сообщает процессору о том, что тре- буемь й адрес не найден, но помех не

закончен.

В следующего, второго, такта процессора 1 со второго выхода счетчика 14 (так как содер:/;иное счетчика 14 не нулевое) заносится в триггер 15 установки в ноль. А в ре-- гистр 5 адреса строки заносится адрес строки буферной памяти, активность которой равна 10/2СС.

После этого содержимое счетчика модифицируется на -1 и становится равным 01/2СС, одновременно из блока оперативной памяти 2 считывается адрес, соответствугаций строке буферной

3124

памяти, активность которой равна 10/2СС.

Если во втором такте сравнения не происходит, то в конце данного такта триггер 10 обращения к опера- тивной памяти и триггер 11 обращения также, как и в предьщущем такте, устанавливаются в О.

В третьем такте проверяется адрес блока 2 оперативной памяти, располо- Ю женной в строке, активность которой равна 01/2СС, а значение счетчика 14 после модификации становится равным 00/2СС.

И если сравнение не производится, is то в четвертом такте проверяется последний непроверенный адрес блока 2 оперативной памяти, расположенный в строке буферной памяти, имеющей активность 00/2СС.20

В начале четвертого такта логической О со второго выхода счетчика 14 (так как содержимое счетчика 14 равно нулю) заносится в триггер 15 yctaнoвки в ноль. И если и в данном 25 .такте сравнение не произойдет, то на всех входах первого 16 и второго 17 элементов ШШ будут О. И таким образом в конце данного такта в триггер 10 обращения к оперативной памя- 30 ти заносится 1, а в триггер 11 обращения - 6. Это указывает процессору на то, что требуемой ему информации в буферной памяти нет,

В течение всех тактов процессора, 35 в которых производится поиск требуемого адреса, О на первом-управляющем входе устройства, а 1 на втором управляющем входе 22 устройства разрешают установку триггера 10 40 кия к оперативной памяти и триггера 11 обращения.

В предлагаемой буферной памяти отпадает надобность в мультиплексироват НИИ данных, считываемых из раз.ных 45 строк накопителя буферной памяти с целью совмещения операции поиска адреса в блоке оперативной памяти с операцией считывания данных из накопителя буферной памяти. Сам буфер- 50 ный накопитель 1 может быть реализован более компактно на микросхемах памяти на большее число слов.

Формула изобретения

1. Буферное запоминающее устройство, содержащее буферный накопитель, блок оперативной памяти, блок срав

; аЮ

is 20

25 303540

45 0

5

2874

нения, регистр адреса столбца, регистр адреса строки, регистр считываемой информации, два триггера обращения, первый элемент HJIH, индикаторы состояния адресных шин, формирователь импульсов коррекции, выходы которого соединены с информационными входами индикаторов состояния адресных шин, выходы которых соединены соответственно с первым, вторым и третьим входами формирователя импульсов коррекции, адресные входы индикаторов состояния адресных шин соединены с соот- ветств тощими входами блока оператив- ной памяти и буферного накопителя и выходами регистра адреса столбца, информационный вход которого является первым информационным входом устройства, управляющий вход регистра адреса столбца является первым управляющим входом устройства, синхровходы регистра адреса столбца, формиронателя импульсов коррекции, первого триггера обращения, второго триггера обращения, регистра адреса строки, регистра считываемой информации являются синхровходом устройства, входы,регистра считываемой информации соединены с выходами буферного накопителя, адресные входы которого соединены с входами регистра адреса строки и адресными входами блока оперативной памяти, выходы которого соединены с первым входом блока сравнения, второй вход которого является вторым информационным входом устройства, выход блока сравнения соединен с первым входом первого элемента ИМ, выход которого соединен с четвертым входом формирователя импульсов коррекции и- с первым входом второго триггера обращения, выход которого является первым управ- выходом устройства, а вход управления второго триггера обращения соединен с управляющим входом первого триггера обращения и является вторым управляющим входом устройства, выход первого триггера обращения является вторым управляющим выходом устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены счетчик, триггер установки в О, второй элемент ШШ, элемент НЕ и блок выборки строки, первый вход которого соединен с входом регистра адреса строки, второй выход блока

выборки строки соединен с пятым входом формирователя импульсов, коррекции, входы блока выборки строки соединены с выходами соответствующих индикаторов состояния адресных шин, а вход проверки блока выборки строки соединен с шестым входом формирователя импульсов коррекции и с первый выходом счетчика, второй выход которого соединен с входом триггера установки в О, синхровход которого подключен к синхровходу счетчика и синхронизирукщей шине, вход управления счетчика соединен с управляющим входом триггера установки в О и является входом установки устройства, выход триггера установки в 0. соединен .с первым

Фиг.

входом втор ого элемента или, второй вход которого соединен с выходом блока сравнения, выход второго эЛемента ИЛИ соединен с входом элемента НЕ, выход которого соединен с входом первого триггера обращения.

2. Устройство по п. 1, отличающееся тем, что блок выборки строки содержит шифратор и элементы сравнения, первые входы которых являются адресными входами блока выборки строки, вторые входы элементов сравнения являются информационными входами блока выборки строки, выходы элементов сравнения соединены с входами шифратора, выходы которого являются выходами блока выборки строки., .

L

25

Ж

Фие.г

Изобретение относится к вычислительной технике и может быть использовано в процессорах средней производительности. Целью изобретения является повьшение надежности устройства. Поставленная цель достигается тем, что в устройство, содержащее буферный накопитель, блок оперативной памяти, блок сравнения, регистр адреса столбца, регистр адреса строки, регистр считываемой информации, два триггера обращения, первый элемент ИЛИ, индикаторы состояния адресных шин, формирователь импульсов коррекции, введены , счетчик, триггер установки в ноль, второй элемент ИЛИ, элемент НЕ и блок выборки адреса, содержащий шифратор и элементы сравнения. В устройстве отпадает надобность в мультиплексировании данных, считываемых из разных строк накопителя с целью совмещения операции поиска адреса в блоке оперативной памяти с операцией считьшания данных из накопителя. 1 з.п. ф-лы, 2 ил. S (Л