Устройство для контроля памяти Советский патент 1986 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано для обнаружения одиночных ДВОЙНЫХ и некоторых тройных ошибок и исправления одиночных ошибок, возникающих при передаче и хранении информации, а также для построения устройств контроля повьшенной разрядности по принципу линейного наращивания разрядности.

Цель изобретения - повьшение достоверности, контроля и упрощение устройства, ;

На фиг, 1 представлена схема устройства для контроля памяти; на фиг, 2 - схема первого блока сумматоров по модулю два на фиг, 3 - схема блока коммутации; на фиг, 4 - схема блока управления; на фиг, 5 - схема второго блока сумматоров по модулю два, на фиг, 6 - схема блока обнаружения двойной ошибки; на фиг,7 схема блока обнаружения многократной нечетной ошибки, на фиг, 8 - схема блока формирования признаков ошибок; на фиг. 9 - схема 4|и-разрядно- го устройства контроля памяти, где ки - разрядность одного устройства в виде БИС; на фиг, 10 - формирование корректирующего кода для информационного слова разрядностью 16 бит; на фиг, 11 - То же, разрядностью 32 бит; на фиг, 12 - то же, разрядностью 64 бит; на фиг, 13 - карта расшифровки синдромов ошибок ддя устройства контроля памяти разрядностью 64 бит; на фиг, 14 - таблица истинности блока управления.

Устройство для контроля памяти (фиг, 1)содержит первый блок 1 сумматоров по модулю два, блок 2 коммутации, блок 3 управления, второй блок 4 сумматоров по модулю два, блок 5 обнаружения двойной ошибки, блок 6 обнаружения многократной нечетной ошибки и блок 7 формирования признаков ошибок. Кроме того, обо- значены также входы 8 контрольных разрядов синдрома ошибки, информационные входы 9-, входы 10 выбора позиции устройства, входы 11 режима работы, выходы признаков ошибки 12 и многократной ошибки 13, выходы 14 контрольных разрядов синдрома ошибки Первый блок 1 сумматоров по модулю два (фиг, 2) содержит

(О

- -входовых сумматоров 15-19 по модулю два, выходы которых обозначены соответственно АО-А4,

Блок 2 коммутации (фиг, 3) содержит элементы И 20-30 и элемент ИЛИ 31, Блок 3 управления (фиг, 4) содержит дешифратор 32, элементы РШИ 33- 38 и элемент И 39,

Второй блок 4 сумматоров по модулю два (фиг. 5) содержит

k-входовых сумматоров 40-47 по модулю два- (К i 4),

Блок 5 обнаружения двойной ошибки (фйг 6) содержит элементы ИЛИ 48, И 49 , Блок 6 обнаружения многократной

нечетной ошибки (фиг, 7) содержит элементы ИЛИ-НЕ 51 и И 52,

Блок 7 формирования признаков ошибок (фиг, 8) содержит элемент ИЛИ 53 и элемент ИЛИ 54,

4т-разрядное устройство контроля памяти (фиг, 9) содержит четыре аналогичных устройства 55-58,

Устройство для контроля памяти работает следующим образом,

Контроль информации осуществляется посредством корректирующего кода Хэмминга, позволяющего.исправлять одиночные ошибки и обнаруживать многократные ошибки, возникающее при выборе информации из памяти.

Формирование контрольных разрядов для слов данных осуществляется в соответствии с матрицей Хэмминга для . ;разрядов контроля четности Для образования контрольных цифр разрядам слова данных присвоены порядковые номера: 1-16 для 16-разряднрго слова (фиг, 10), 1-32 для 32-разрядного слова (фиг, 11), 1-64 для 64-разрядного слова (фиг, 12), Каждый контрольный разряд формируется сложением по модулю два специальной группы разрядов данных (фиг, 10-12, знаки X или X), Для 16-разрядного слова генерируются шесть контрольных разряДОН Со, С1, С2,, С4, С8 и Ст, Для 32-разрядного слова генерируется семь контрольных разрядов Со, С1, С2, 04, С8, С16 и Ст. Для 64-разрядного слова генерируются восемь контрольных разрядов Со, С, С2, С4, С8, CIG, С32 и Ст,.Контрольный разряд Ст является общим паритетом всех разрядов данных.

С увеличением разрядности слова данных матрица Хэмминг сохраняет закономерный вид за исключением тех разрядов данных, которые помечены знаком Х,(фиг. 10-12). Эти разряды данных являются особыми случаями. Для разрядности слова данных, равной т, особыми случаями являются 1-й и

( -ьО-й разряды данных.

Устройство для контроля памяти может работать в двух режимах: в режиме генерации контрольного слова, который задается логическим нулем на входе 11 Режим работы устройст- BajH в режиме генерации синдрома ошибки, которьй задается логической единицей на входе 11 Режим работы устройства.

В режиме генерации синдрома ошиб- ки устройство формирует биты синдрома, а в режиме генерации контрольного слова устройство формирует контрольные биты, которые представляют собой результаты сложения по модулю два специальных групп информационных разрядов слова в соответствии с таблицами (фиг. 10-12).

В режиме генерации синдрома каждый выбранный из памяти бит данных по соответствующей шине информационного входа 9 устройства nocfytfaet на вход первого блока 1 сумматоров по модулю два. Кроме того, с информационных входов 9 устройства разряды данных поступают на входы второй группы блока 2 коммутации. Первый блок 1 сумматоров по модулю два формирует из специальных групп битов данных основные суммы по модулю два, которые свыходов блока 1 поступают на входы первой группы блока 2 коммутации и на входы третьей группы второго блока 4 сумматоров по модулю два.

В зависимости от разрядности слова данных необходимо осуществлять коммутацию выходов первого блока 1 сумматоров по модулю два и поступающих с информационных входов 9 би- тов данных, относящихся к особым случаям. Это осуществляет блок 2 коммутации, выходы которого заведены на входы второй группы второго блока 4 сумматоров по модулю два.

С входов 8 контрольных разрядов/ синдрома на входы первой группы вт рого блока 4 сумматоров по модулю

10

fs

20 5

0 5

-

5

0

5

два поступают контрольные биты по коду Хэмминга для сложения их по модулю два с основными суммами, поступающими с выходов блока 1. В сложении по модулю два участвзпот также и выходы блока 2 коммутации.

Таким образом, при во втором блоке 4 сумматоров по модулю.два, формируется синдром ошибки S , S ,

с 1 - - 01

г

qi 4

.

qi Ь.

При фо рмируется сиидррм

е

ошибки

оТ

в

ч ь,.

с1

я

si

При формируется синдром бки si, S/, si, SJ, si, S; ,

is

ошибки ci qi

T

При отсутствии ошибки в информационных и контрольных разрядах синдром ошибки равен нулю, а при наличии ошибки синдром ошибки отличен от нуля. Так, например, на фиг. 13 приводится расшифровка синдромов ошибок для обнаружения одиночной ошибки в информационных и контрольных разрядах при .

Генерируемьй синдром с выходов второго блока 4 сумматоров по модулю два поступает на блок 5 обнаружения двойной ошибки. Сигнал многократной четной ошибки формируетря в завиИ

0 симости от битов синдрома

поступает на первый вход блока 7 формирования признаков ошибок. Генерируемый синдром поступает также на блок 6 обнаружения многократной не- четной ошибки, который формирует сигнал многократной нечетной ошибки, поступающий на второй вход блока 7 формирования признаков ошибок.

Генерируе.мый синдром поступает также на входы группы блока .7 формирования признаков ошибок, который .оперативно формирует сигнал наличия ошибки в принятом информационном i слове.

. Устройство позволяет контролиро вать т-разрядную память. С помощью двух или четырех таких устройств можно контролировать память разрядностью соответственно или . т-разрядное устройство дли контроля памяти при контроле п-разрядНой памяти может находиться в одной из следующих позиций: первой, второй, третьей, и четвертой. На зти устройства подаются соответственно первые, вто- рые, третьи и четвертые т битов, каждый из которых поступает на информационные входы 9 соответствующих устройств 55-58 для контроля памяти.

Позиция устройства задается трехразрядным кодйм РО,.Р1 и Р2, подана- емым.на входы блока управления с входов 10 устройства. Блок 3 управления в зависимости от кода позиции и в зависимости от режима работы управляет блоком 2 коммутации и вторым блоком 4 сумматоров по модулю два,

В режиме генерации контрольного слова устройство для контроля памяти работает таким же образом, как и в режиме генерации синдрома. Отличие состоит в том, что в режиме генерации контрольного слова все цепи входа 8 (.1) первого по номеру устройства 55 контроля памяти устанавливаются в состояние логического нуля Конт- рольное слово снимается с выхода 14(2) при или с выхода 14(4) при соответственно.

Аналогично, с данных выходов в режиме генерации синдрома ошибки сни- мается синдром ошибки, а с выходов 12(2), 13(2) при и с выходов 12 (4),-13(4) при соответственно снимаются сигналы Ошибка и Многократная ошибка,

В качестве примера построения устройства для контроля памяти расши- ренной разрядности рассмотрим 4т-раз рядное устройство, построенное из четырех устройств 55-58. 4т-разряд- ное устройство контроля памяти (фиг.. 9) работает следующим образом,

В режиме генерации синдрома ошибки вход 11 4т-разрядного устройства устанавливается в состояние логичес- кой единицы. Прочитанные из памяти информационные разряды D , поступают соответственно на входы 9(1),.9(2), 9(3) и 9(4) первого 55, второго 56, третьего 57 и четвертого 58 устройств, В свою очередь, прочитанные из памяти контрольные разряды Со-Ст поступают на вход 8(1) первого устройства 55,

в котором происходит формирование I4 .

неполного синдрома , который

с третьего выхода 14(1) поступает на второй вход 8(2) второго устрой- ствг 56, в котором происходит формирование неполного синдрома SQ-S, который с третьего выхода 14(2) поступает на второй вход 8(3) третьего устройства 57, в котором происходит

Q

5 0

5 0

-

„ 0

5

5

формирование неполного синдрома S, который с третьего выхода 14(3) поступает на второй вход 8(4) четвертого устройства 5В, в котором происходит формирование полного синдрома ошибки ,который с третьего выхода 14(4) подается на внешнее устройство коррекции ошибок.

Для управления каждым устройством 55-58 на их третьи входы подаются соответственно коды Позиции уст- ройства в соответствии с таблицей истинности (фиг. 14). В данном случае на вход 10(1) первого устройства 55 поступает кодовая комбинация 100, на вход 10(2) второго устройства 56 - 101, на вход 10(3) третьего устройства 57 - 110 и на вход 10(4) четвертого устройства 58 - 111. В случае наличия ошибки в принятой информации четвертое устройство 58 формирует сигналы Ошибка и Многократная ошибка, которые поступают соответственно на выходы 12(4) и 13(4) 4т-разрядного устройства контроля памяти.

В режиме генерации контрольного слова 4т-разрядное устройство контроля памяти работает аналогичным образом. Отличие состоит в том, что для генерации контрольных разрядов все цепи входа 8 (1) первого устройства 55 и .... вход 11 всего устройства устанавливаются в состояние логического нуля. При этом первое устройство 55 формирует неполные контрольные разряды Сд-сЛ, Ст, второе устройство 56 - , С, третье устройство 57 - , С, а четвертое устройство 58 формирует полные контрольные разряды ,, С.

Полученные таким образом контроль ные разряды , С подаются с выхода 14 (4) на внешний приемник этой информации.

В случае возникновения единичной ошибки номер сбойного разряда определяется расшифровкой синдромов. Карта расшифровки синдрома, генерируемого 4т-разрядным устройством для 64-разрядного слова данных (фиг. 13), указывает номер байта и номер сбойного разряда внутри байта.

Номер байта, в котором произошла ошибка, определяется как сумма битов 5д , Sg, и Sjj, если им присво- ить значения весов О, 1, 2 и 4

соответственно. Позиции сбойного разряда внутри байта есть сумма битов S , Sj и S, если им присвоить значения весов 1, 2 и 4 соответст- венно. Например, если биты синдро Sg, S, и Sg равны единице, а остальные биты равны нулю, .то точкой пересечения этих координат является разряд данных-D g (разряд 2 в байте 2), определяющий ошибку в этой позиции.

Разряды данных D и Dj, относятся к особым случаям. Ситуация, когда в результате контроля 64-разрядного информационного слова биты синдрома ошибки S , S, Sg,, , Sj, и . равны нулю, a биты Sj и S равны единице, означает отсутствие ошибки. Об этом сообщают нуле-вые сигналы с выходов 12 и 13 устройства В случае, когда один или несколько битов из Sfl-Sjj равны единице, а бит S-J. равен нулю, устройство формирует сигнал Двойная ошибка S. В случае, когда биты синдрома ошибки 8д- Sj равны нулю, а бит S равен единице, устройство формирует сигнал Многократная нечетная ошибка S , в результате чего на выходах 12 и 13 устройства появляются единичные сигналы, сигнализирующие о наличии многократной бшибки В принятом IJH- формационном слове.

Ситуация, когда один или несколько битов равны единице, а так- же бит S равен единице, и устройство формирует единичньй сигнал Ошибка , поступающий на выход 12 устройства, и формирует нулевой сигнал Многократная ошибка, поступаюш гй на выход 13 устройства, означает наличие одиночной ошибки в принятой информации. При обнаружении одиночной ошибки соответствующий сбойный разряд в принятом информационном слове внешнее устройство коррекции опгабок может исправить путем его инвертирования. Многократная ошибка предпагаемым устройством обнаруживается, но не исправляется.

Формула изобретени

Устройство для контроля памяти, содержащее первый блок сумматоров по модулю два, входы которого являются информационными входами устройства, блок обнаружения двойной ошибки, отличающееся те что, с целью повышения достоверности контроля и упрощения устройства, в него введены второй блок сумматоров по модулю два, блок коммутации, блок обнаружения многократной нечетной ошибки, блок формирования признаков ошибок и блок управления, причем входы первой группы блока коммутации соединены с входами третьей группы второго блока сумматоров по модулю два и с выходами первого блока сумматоров по модулю два, входы второй группы блока коммутации подключены к информационным входам устройства, входы третьей группы соединены с входами четвертой группы второго блока сумматоров по модут лю два и с выходами блока управления а выходы блока коммутации подключены к входам второй группы второго блока сумматоров по модулю два, вхо- ды первой группы которого являются входами контрольных разрядов/синдрома ощибки устройства, а выходы соединены с входами блоков обнаружения двойной и многократной нечетной ошибки, с входами группы блока формирования признаков ошибок и являются выходами контрольных разрядов/синдрома ошибки устройства, первый и второй входы блока формирования признаков ошибок подключены соответственно к выходам блоков обнаружения двойной и многократной нечетной ошибки, а выходы являются выходами признаков ошибки и многократной ошибки устройства , входы . первой и второй групп блока управления являются соответственно входами выбора позиции и режима устройства.

АО

/ S/ro/(aff if

Off (a /

00/n dffa/fff Jrif

я I CO

ЛО

7

//

6

fS

Г

H,

1

3

Ю

PS

PI

рг

32

ИФ20

80

21

gf

22

SI

Z/

8J

2f

Л

25

SS

гб

8S

eg

S7

SS

65

Kf/rofiu

f1

EZ

E3

33

j«

E

5

JJ

fS

JS

J

37

8

38

jy

JO

(риг4

KSno/suM,

фиг.6

фиг. 5

К блокам 5,6,7

SjiOffy

фиг.7

1гМ . . /j/

Фиг. 10

Фиг.Н

Фиг.1

Редактор И.Дербак

Составитель О.Исаев

Техред О.Гортвай Корректор И,Муска

Заказ 4333/53 Тираж 543Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород,ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано для обнаружения одиночных, двоичных и некоторых тройных ошибок и исправления одиночных ошибок, а также для построения устройств контроля повышенной разрядности по принципу линейного наращивания разрядности. Целью изобретения является повьшение достоверности контроля и упрощения устройства. Устройство содержит первый и второй блоки сумматоров по модулю два, блок коммутации, блок управления, блоки обнаружения двойной и многократной нечетной ощибки, блок.формирования признаков ошибок. В устройстве обеспечивается обнаружение многократных нечетных ошибок за счет введения дополнительного контрольного разряда, а разделение сумматоров по модулю два в каждом такте обработки данных на пару сумматоров по модулю два позволяет упростить устройство с сохранением общего времени формирования контрольных разрядов/синдрома ошибки. 14 ил. i (Л ел 00