Запоминающее устройство с самоконтролем Советский патент 1986 года по МПК G11C11/00 

Изобретение относится к запоминающим устройствам и может быть использовано в системах автоматики и вычислительной техники.

Цель изобретения - повышение надежности -и быстродействия устройства.

На фиг. 1 изображена схема запоминающего устройства с самоконтролем , на фиг. 2 - схема третьего коммутатора j на фиг. 3 - схема четвертого коммутатора; на фиг. 4 - схема блока коррекции контрольных разрядов , на фиг. 5 - схема блока обнаружения и исправления ошибок.

Запоминающее устройство (фиг. 1) содержит накопитель 1, первый регистр 2, блок 3 обнаружения и исправления ошибок, первый коммутатор 4, второй коммутатор 5, четвертый коммутатор 6, пятьй коммутатор 7, блок 8 сравнения, блок 9 коррекции контрольных разрядов, блок 10 кодирования, третий коммутатор 11, второй триггер 12, первьй триггер 13, второй регистр 14, третий регистр 15, третий триггер 16, вход 17 Адрес слова, входы 18 Микрокоманда,вход 19 Выход, входы 20 Данные ОП, входы 21 Результат ЦП, вход 22 Ключ вход 23 Управление, выходы 24 Контроль, выход 25 Сбой оборудования, вход 26 Запись двойного слова, входы 27 Данные ЦП, входы 28 Маски вход 29 Паритет, вход 30 Режим, вход 31 Блокировка, входы 32 Установка микрокоманды, входы 33 Синхронизация, выход 34 Двойная ошибка, выход 35 Ошибка входных данных, линии связи 36-47 между блоками .

Третий коммутатор (фиг. 2) содержит первый элемент НЕ 48, второй элемент НЕ 49, первую группу элементов И-ИЛИ 50, вторую группу элементов И-ИЛИ 51, третью группу элементов И-ИЛИ 52, четвертую группу элемен- VOB И-ШШ 53, регистр 54.

Четвертый коммутатор (фиг. 3) содержит первьй элемент И-НЕ 55, второй элемент И-НЕ 56, первьй инвертор 57, второй инвертор 58, первую группу элементов И-ИПИ 59, вторую группу элементов И-ИЛИ 60, регистр 61 третью группу элементов И-ИЛИ 62,четвертую группу элементов И-ИЛИ 63,третий инвертор 64, первый сумматор 65 по модулю 2, второй сумматор 66 по модулю 2, элемент И-ИЛИ 67.

Блок коррекции контрольных разря-- дов (фиг. 4) содержит первьй инвертор 68, второй инвертор 69, первьй элемент-И-НЕ 70, третий инвертор 71, второй элемент И-НЕ 72, первую группу элементов И 73, вторую группу элементов И 74, первую группу сумматоров 75 по модулю 2, вторую группу сумматоров 76 по модулю 2, регистр 77.

Блок обнаружения и исправления онибок (фиг. 5) содержит узел 78 сравнения, регистр 79, дешифратор 80, сумматор 81 по модулю 2, узел 82

формирования контрольных битов кода Хэмминга, сумматор 83 по модулю 2.

Запо1 4инающее устройство с самоконтролем может работать в двух диагностических режимах. Первьй диагностический режим позволяет проверять состояние отдельных разрядов памяти, как информационных, так и контрольных, второй - искусственно создавать единичную ошибку в заданном разряде

.информационного слова. В совокупности оба режима позволяют достаточно полно проверить работу запоминающего устройства.

Запо1минающее устройство в первом

диагностическом режиме работает следующим образом.

По входу 30 Режим устанавливается триггер 12 режима Паритет. Этот триггер блокирует прием в регистр 79

блока 3 обнаружения и исправления ошибок,а также блокирует блок 9 коррекции контрольных разрядов.Тем самым запрещается коррекция информации,считанной из накопителя 1. В этом режиме данные, записываемые в накопитель, поступают из процессора по входам 27 Данные ЩГ . Разрядность этих данных- 4 байта. Они записываются в накопитель 1 вместе со своими битами паритета, которые подаются по входу 29 Паритет на вход коммутатора 11. Двойное слово записывается в накопитель за два цикла записи. Вместе с двойным словом вместо разрядов кода

Хэмюянга записываются разряды паритета. Тем самым для проверки контрольных разрядов можно применять тесты типа бегающий ноль бегающая единица, а также другие, более сложные, тесты. При считывании из нако- пите,1я записанного двойного слова через коммутаторы 5 и 7 в процессор выдаются информационные и контрольные

биты в том виде, в каком они оказались записанными в накопитель 1.Сравнение их с эталонами позволяет объективно судить о состоянии любого бита, расположенного по любому адресу накопителя 1 двойного слова.

Этот режим позволяет проверить также правильность формирования кода Хэмминга блоком 10 кодирования. В этом случае проверка осуществляется следующим образом. Сначала в обычном режиме в накопитесь 1 записываются эталонные двойные слова, для каждого из которых блок 10 формирует свои

контрольные биты кода Хэмминга. После коммутатор 11 пропускает контрольные

25

30

35

ЭТОГО устанавливается триггер 12 режима Паритет и из накопителя 1 считываются двойные слова с теми контрольными битами кода Хэмминга, которые были сформированы блоком Ю.Срав--,. нивая их с эталонами, можно судить о правильности работы блока 10 (при этом подразумевается, что накопитель 1 уже проверен).

Во втором диагностическом режиме запоминающее устройство с самоконтролем работает следующим образом.

По фиксированному адресу в накопитель записывается определенное двойное слово. Блок 10 кодирования формирует при этом для него определенный код Хэмминга. После этого по входу 31 Блокировка устанавливается в 1 триггер 13 блокировки. Этот триггер блокирует прием в ре- регистр 14. Если теперь в накопитель 1 записывать новое слово,отлича- ющееся от старого одним битом, то вместо контрольных битов кода Хэмминга, сформированных блоком 10 кодирования, в накопитель 1 запишутся контрольные биты кода Хэмминга, оставшиеся в регистре 14 от последней записи. Тем самым в данном двойном слове создается единичная ошибка. Если теперь считать из накопителя 1 данное двойное слово, то блок 3 обнаружения и исправления ошибок сформирует синдромы, указывающие номер сбойного бита и номер байта, в котором находится этот бит. Эти синдромы выдаются в процессор через коммутатор 7. Через коммутатор 5 в процессор выдаются скорректированные данные. Сравнивая их с эталоном, можно судить о правильности работы запоминающего устройства. Правильность формирования кода Хэмминга в блоке 3 осуществляется путем сравнения его с кодом Хэм40

45

50

55

биты кода Хэмминга, сформированные блоком 10 кодирования. В диагностическом режиме коммутатор 11 пропуска ет информацию с входа 29 Паритет и с выходов регистра 2.

Четвертый коммутатор 6 (фиг. 3) предназначен для формирования двойного слова, которое необходимо записать в накопитель 1. Информация, которую необходимо записать в накопитель 1, поступает по входам 20, 27 и 29. По входам 20 Данные ОП посту пает двойное слово (восемь ,байтов). Сигнал на входе 26 Запись двойного слова определяет передачу этого двойного слова на вход накопителя 1. Если на входе 26 разрешение отсутствует, коммутатор 6 передает информацию с входом 27 Данные ЦП с контрольными разрядами с входа 29 Паритет. По входам 27 поступают 4 бай та. О том, какое слово в записываемом двойном слове будет новым, а ко- кое останется без изменения, свидетельствует состояние входа 17 Адреса слова. Если состояние этого входа равно 1, то замене подлежат бай ты 4-7 считанного из накопителя 1 двойного слова. В противном случае меняются байты 0-3.

В пределах записываемого в накопи тель 1 слова допускается некоторые байты не изменять. Позиции этих байтов в слове определяются входами Маски. Байты записываемого двойног слова, остающиеся без измене1П Й, пос тупают в коммутатор 6 из блока 3, я который они предварительно считывают ся из накопителя 1 в составе двойного слова, и в случае ошибки она корректируется. Коммутатор 6 осуществля ет контроль по паритету данных, поступающих в запоминающее устройство по входам 20 Данные ОП или 27 Дам

минга, сфоримрованным блоком 10 (гтрн этом подразумевается, что блок 10 уже проверен).

Таким образом, запоминающее устройство проверяется в следующей последовательности: проверка накопителя 1, проверка блока 10 декодирования, проверка режима коррекции одиночных ошибок.

Третий коммутатор 11 (фиг. 2) предназначен для коммутации контрольных битов, записываемых в накопитель 1 вместе с соответствующим двойным словом. В рабочем режиме работы

5

0

,.

0

5

0

5

биты кода Хэмминга, сформированные блоком 10 кодирования. В диагностическом режиме коммутатор 11 пропускает информацию с входа 29 Паритет и с выходов регистра 2.

Четвертый коммутатор 6 (фиг. 3) предназначен для формирования двойного слова, которое необходимо записать в накопитель 1. Информация, которую необходимо записать в накопитель 1, поступает по входам 20, 27 и 29. По входам 20 Данные ОП поступает двойное слово (восемь ,байтов). Сигнал на входе 26 Запись двойного слова определяет передачу этого двойного слова на вход накопителя 1. Если на входе 26 разрешение отсутствует, коммутатор 6 передает информацию с входом 27 Данные ЦП с контрольными разрядами с входа 29 Паритет. По входам 27 поступают 4 байта. О том, какое слово в записываемом двойном слове будет новым, а ко- кое останется без изменения, свидетельствует состояние входа 17 Адреса слова. Если состояние этого входа равно 1, то замене подлежат байты 4-7 считанного из накопителя 1 двойного слова. В противном случае меняются байты 0-3.

В пределах записываемого в накопитель 1 слова допускается некоторые байты не изменять. Позиции этих байтов в слове определяются входами Маски. Байты записываемого двойного слова, остающиеся без измене1П Й, поступают в коммутатор 6 из блока 3, я который они предварительно считываются из накопителя 1 в составе двойного слова, и в случае ошибки она корректируется. Коммутатор 6 осуществляет контроль по паритету данных, поступающих в запоминающее устройство по входам 20 Данные ОП или 27 Дам

ные ЦП и 29 Паритет. Б случае сбо выдается сигнал на выход 35 Ошибка входных данных.

Триггер 12 режима Паритет определяет диагностический режим, в котором осуществляется проверка состояния всех разрядов считанного из накопителя 1 двойного слова.

Блок 9 коррекции контрольных разрядов позволяет сократить длительность цикла записи в накопитель 1 слова или нескольких байтов этого слова. При этом последовател:ьность действий выглядит следующим образом:

выборка из-памяти двойного слова,

замена в этом двойном слове четырех байтов или менее (байты 0/3 или 4/6)I

запись вновь сформированного слова После считывания из накопителя 1 двойного слова осуществляется анализ его на наличие ошибки и коррекция этой ошибки. Это BpeivM занимает примерно 25 всего цикла записи. Для сокращения цикла записи одновременно с анализом и коррекцией считанное двойное слово поступает в коммутатор 6, где формируется новое двойное слово, и для него блок 10 кодирования формирует код Хэмминга, который записывается в регистр 77. К этому моменту в случае ошибки на выходе 37 блока 3 обнаружения и исправления .,. ошибок формируется ненулевой синдром Если ошибка обнару кена в байтах, которые подлежат замене, то блокируются группы элементов И 73 и 74, на выход 42 блока 9 коррекции контрольных разрядов вьщается код Хэмминга из регистра 77 . Если ошибка обнару- лсена в байте, не подлежащем замене, то синдромы проходят через группы элементов И 73 и 74 на входы сумматоров 75 и 76 по модулю 2 и инвертируют разряды кода Хэммянга, находя щегося в регистре 77.

Блок 3 обнаружения и исправления ошибок (фиг. 5) предназначен для корректировки единичных ошибок в двойном слове, считанном из накопителя 1 в первый регистр 2. Информационные биты поступают на вход узла 82 формирования контрольных битов кода Хэмминга. Сформированный код Хэмминга, а также разряды паритета с выхода узла 82 поступают на вход узла 64 сравнения и сумматора 83 по модулю 2. На другой вход узла 79 поступа0

5

0

:5

0

5

0

5

ют контрольные биты кода Хэмминга из первого регистра 2. Результаты сравнения (синдром) поступают в регистр 79, с выхода которого синдром поступает в дешифратор 80. Если синдром не нулевой, на выходе дешифратора 80 индицируется номер сбойного бита. В этом случае cy iмaтop 81 по модулю 2 инвертиирует этот бит, а сумма-- тор 83 по модулю Г инвертирует паритет байта, содержащего сбойный бит. Б случае двойной ошибки дешифратор 80 формирует соответствующий сигнал. Выходные данные в процессор из блока 3 передаются по выходам 44.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее накопитель, информационные входы первой группы которого соединены с входами блока кодирования, информахщонные входы второй группы подключены к выходам второго регистра, а выходы соединены с информационными входами первого регистра, выходы первой и второй групп которого подключены к входам группы блока обнаружения и исправления ошибок, выходы первой группы которого соединены с входами первой группы первого и второго коммутатора, а выход является первым управляющим выходом устройства, третий коммутатор, входы первой и второй групп которого подключены соответственно к выходам блока кодирования и к выходам второй группы первого регистра, первый вход третьего коммутатора соединен с входом первого коммутатора и является адресным входом устройства, а второй вход является первым управляющим входом устройства, выходы первого коммутатора подключены к входам третьего регистра, выходы которого являются информаи юнными выходами первой группы устройства, входы второй и тре- тьей групп второго коммутатора являются соответственно информационными входа и первой и второй групп устройства, входы второй группы пер.вого коммутатора и выходы второго коммутатора являются соответственно информа-. ционными входами третьей группы и информационными выходами второй группы устройства, первый и второй входы второго коммутатора и установочный вход первого триггера являются соответственно первым, вторым и третьим.

7

управляющими входами устройства, синхровходы первого, второго и третьего регистров, первого триггера, третьего коммутатора, блока обнаружения и исправления ошибок, накопителя являются входами синхронизации первой группы устройства,выход первого триггера соединен с управляющим входом второго регистра, отличающееся тем, что, с целью повьшения надежности и быстродействия устройства, в него введены четвертый и пятый коммутаторы, блок сравнения, блок коррекции контрольных разрядов, второй и третий триггеры, причем входы первой группы .четвертого коммутатора подключены к информационным входам первой группы устройства, входы второй группы являются информационными входами четвертой группы устройства, входы третьей группы соединены с входами второй группы блока коррекции, контрольных разрядов, первый и второй входы четвертого коммутатора подключены соответственно к второму выходу блока обнаружения и исправления ошибок и к первому управляющему входу устройства, третий вход соединен с В1;орым входом блока коррекции контрольных разрядов и с адресным .входом устройства, четвертый вход подключен к третьему входу блока коррекции контрольных разрядов и является пятым управляющим входом устройства, выходы группы четвертого коммутатора соединены с входами блока кодирования, а выход четвертого коммутаifd

243032

тора

iO

15

20

25

30

35

ЯБЛяется управляющим выходом устройства, входы первой группы блока коррекции контрольных разярдов подключены к выходам второй группы блока обнаружения и исправления ошибок и к входам первой группы пятого коммутатора, первый вход соединен с третьим выходом блока обнаружения и исправления ошибок, четвертый вход подключен к одним входам блоков обнаружения и исправления ошибок пятого коммутатора, к третьему входу третьего коммутатора и к одному выходу второго триггера, другой выход которого соединен с другим входом пятого коммутатора, а установочный вход является шестым управляющим входом устрой- i ства, входы первой группы блока срав- нения соединены с выходами блока кодирования, входы второй группы подключены к выходам третьей группы блока обнаружения и исправления ошибок, а выход соединен с установочным входом триггера, выход которого является третьим управляющим выходом устройства, выходы блока коррекции контрольных разрядов подключены к информационным входам второго регистра, а входы третьей группы соединены с выходами третьего коммутатора, выходы пятого коммутатора являются информационными выходами третьей группы устройства, синхровходы второго и третьего триггеров блока коррекции .контрольных разрядов eтвepтoгo ипя- .того коммутаторов являются входами син- .хронизации второй группы устройства.

Фаг. Z

Изобретение относится к запоминающим устройствам и может быть использовано в системах авуоматики и вычислительной техники. Целью изобретения является повышение надежности и быстродействия устройства. Устройство содержит накопитель, первый, второй и третий регистры, блок обнаружения и исправления ошибок, с первого по пятый коммутаторы, блок сравнения, блок коррекции контрольных разрядов, блок кодирования, первый, второй и третий триггеры. Устройство позволяет непрерывно контролировать работу блоков кодирования, обнаружения и исправления ошибок путем одновременной подачи на их входы информации, считанной из накопителя, и сравнения сформированных кодов в блоке сравнения, уменьшить время записи в накопитель данных с различным форматом путем предварительного считывания информации и замены части ее на новую с последующей записью с вновь сформированными контрольными разрядами. 5 ил. Ф (Л tc 4 ОО О 00 iNd

Фиг. З

2В

«2

Фиг.

Редактор В.Петраш

Заказ 3711/52Тираж 543Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предпритие,г.Ужгород,ул.Проектная, 4

Составитель О.Исаев

Техред М.Моргентал Корректор Г.Решетник