Устройство адресации памяти Советский патент 1986 года по МПК G06F9/36 

11

Изобретение относится к вычисли- т ельной технике и может быть использовано при проектировании специализи рованных ЭВМ с памятью, информационная емкость которой больше адресного пространства процессора.

Цель изобретения.- повышение быстродействия за счет аппаратного выбор требуемого блока памяти из расширенного адресного пространства.

На чертеже представлена функциональная схема устройства.

Устройство содержит вход 1 старши разрядов адреса устройства, вход 2 адреса, вход 3 младших разрядов адреса, вход 4 разрешения записи, вход 5 разрешения считывания устройства, выход 6.адреса устройства; выходы 7 выборки блока памяти устройства, вхо 8 начальной установки устройства, входы 9-14 связи между элементами устройства, информационный вход 15 устройства, информационный выход 16 устройства, группы элементов И 17 и 18, дешифратор 19, группу элементов И 20, вход 21 признака первой группы адресов устройства, вход 22 признака изменения «омера группы адресов устройства, выход 23 признака ошибки адресации устройства, регистр 24 дешиф- ратор 25, блок 26 управления записью считыванием, дешифратор 27, элементы И 28 - 31, элементы ШШ 32 и 33, элемент задержки 34, триггеры 35 и 36, блоки памяти 37 ,и 38, элементы И 39, группа элементов И 40, элемент И 41, элемент ИЛИ 42.

Подключение групп блоков памяти к процессору осуществляется по приходу на входы 21 и- 22 устройства сигналов признаков смены номера группы. Первы сигналом смены номера группы являетс сигнал возврата из прерывания, по которому осуществляется передача управления от операционной системы функцинальным задачам. Вторым сигналом смены номера группы является сигнал прерывания, по которому осуществляется {передача управления операционной системе от функциональной задачи либо п концу ее решения, либо по любой из причин прерьшания. При приходе сиг- нала на вход 22 адрес обращения с группы адресных входов устройства используется как признак, указывающий какой функциональной задаче конкретно передается управление. В за- писимости от этого адреса вырабаты- .вается номер группы блоков памяти и

10

15

20

передается в регистр устройства. При приходе сигнала на вход 21 обнуляет- i ся регистр, что обеспечивает адресацию первой группы блоков памяти, содержащих весь комплект программ операционной системы.

На выходе 23 вырабатывается сигнал признака ошибки, который появляется в том случае, когда на вход 22 поступил сигнал, а адрес на адресных входах 13 не являетя адресом ни одной фиксированной ячейки из зон хранения стартовых и текущих адресов.

Предполагается , что как ячейки зоны хранения стартовых адресов, так и ячейки зоны хранения текущих адресов размещены в поле памяти ЭВМ не последовательно одна за другой., а . вперемешку с ячейками не относящимися к этим зонам. Можно выделить в поле адресов две ограниченные не пересекающиеся друг с другом области, одна из которых содержит все ячейки зоны хранения стартовых адресов, а 25 другая - все ячейки зоны хранения текущих адресов. Размещение этих областей в поле памяти ЭВМ может быть произвольным. Блок 37 предназначен для того, чтобы определить к какой области памяти относится ячейка, адрес которой указан в адресной части команды. Для этого в блоке 37 хранятся признаки в виде двухразрядньгх слоев трех типов, которые делят поле памяти на области:

00- адрес на входе устройства относится к области памяти, содержащей ячейки зоны хранения стартовых адресов;

01- адрес на входе устройства относится к области памяти, содержащей ячейки зоны хранения текущих ад- pecoBj

IX - адрес на входе устройства относится к областям.,, содержащим зоны хранения стартовых и текущих ад-, ресов (,).

При считывании из блока 37 признака 1х во время выполнения команды вырабатывается сигнал ошибки на выходе 23.

30

35

40

45

50

На адресные входы блока 37 пода,ются старшие разряды адресной константы с адресньпс входов 1 , Блок 37 55 является предварительным дешифратором, который определяет к какой из трех областей памяти относится адресная константа, появляющаяся на вхо3125

де 1 при выполнении команды Восстановление ССП, Для дальнейшей дешифрации, т.е. для определения совпадения этой адресной константы с конкретным фиксированным адресом какой-либо 5 .ячейки из зоны хранения стартовых или текущих адресов, служит блок 38, который осуществляет дешифрацию адресной константы по ее младшим разрядам, поступающим с входа 3 и с выхода бло- О ка 37. При совпадении младших разрядов адресной константы с младшими разрядами адреса какой-либо ячейки зоны хранения стартовых или текущих адресов из блока 38 считывается номерts группы блоков памяти, содержащих функциональную задачу, за стартовым или текущим адресом которой произошло обращение. При несовпадении из блока 38 считывается сигнал ошибки. В пер- 20 вом случае информация, считанная из блока 38, имеет вид XX...ХО, где XX...X - К-разрядный номер группы блоков памяти (К - количество разрядов регистра 24), а О - признак от- 25 сутствия ошибки. Во втором случае информация, считанная из блока 38, имеет вид XX...XI, где XX...X - любое К-разрядное число, а 1 - признак .ошибки.30

Таким образом, при совпадении адресной константы, появляющейся на адресных входах 1 и 3 при вьтолнении команды Восстановление ССП, с адресом какой-либо ячейки зон хранения 35 стартовых или текущих адресов блоки 37 ,и 38 обеспечивают выработку номера группы блоков памяти, содержащих нужную функциональную задачу. При несовпадении блоки 37 и 38 вырабаты- 0 вают признак ошибки.

Устройство работает следующим образом.

Регистр 24 имеет определенный адрес, который дешифрируется дешифрато-45 ром 27, на первые входы элементов И 28, 29 подаЪтся единичные сигналы. Если на управляющем входе 4 был сигнал Запись, то открываются элементы И 29. На первые входы элементов 50 И 30 подается логическая 1, и содержимое определенных разрядов входа 15 через элементы ИЛИ 32 записывается Е регистр 24.

Если на управляющем входе 5 был 55 сигнал Считывание, то открываются элементы И 28. На вторые входы элементов И ЗГ подается логическая 1

764

и на выход 16 поступлет содержимое регистра 24.

Наличие в регистре 24 определенного адреса позволяет рассматривать его как активную ячейку памяти и об- рашаться к ней с помощью адресных инструкций, т.е. программным путем.

Допустим, что все разряды регистра 24 находятся в состоянии логического О. Нулевая информация с выходов регистра 24 поступает на входы дешифратора 25. На первом выходе дешифратора 25 появляется логическая 1, которая подается на вторые входы элементов И 17 первой .группы. Дешифратор 19 по старшим разрядам адресной константы формирует логическую I на одном из выходов. Если логическая 1 была сформирована на первом выходе дешифратора 19, то открывается первый элемент И 17 первой группы, обеспечивая выборку первого блока памяти первой группы.

Таким образом, блоки 26 в соответствии с адресной инструкцией, поступающей по адресному входу 2 и содержимому определенных разрядов входа 15 под управлением сигналов на управ- 1ляющих входах, определяют состояние триггеров регистра 24 и на одном из выходов дешифратора 25 появляется логическая . Она открывает соответствующие элементы И 17 группы, обеспечивая выборку одного из блоков памяти дешифратором 19, состояние которого определяется старшими разрядами адресной константы на входе адреса 13. Выбранный блок памяти является открытым для адресации его ячеек при помощи младших разрядов адресной константы, поступающей по адресному входу 6 на другой вход блока.

Перед пуском устройства на управляющем входе 8 появляется сигнал Установка, который поступает на первый вход элемента ИЛИ 33. На выходе элемента ИЛИ 33 появляется логическая 1, которая поступает на вход установки в ноль регистра 24 и обнуляет его.

Если в ходе вычислительного про-, есса возникло прерывание по команде Переход к диспетчерской программе ли внешнее прерывание, то на входе 1 появляется логическая 1, котоая подается на второй вход элемента ЛИ 33. С выхода элемента 1ШИ 33 лоическая 1 поступает на вход устаовки в ноль регистра 24 и обнуляет го.

Таким образом, предлагаемое устрой тво по пуску и по прерыванию вычисительного процесса аппаратно подклю- 5 ает к процессору первую группу блоов памяти, содержащих программы перационной системы.

Если в ходе вычислительного про- (о есса выполняется команда Восстановление ССП, то на адресном входе 2 появляется адресная константа, которая содержится в адресной части ко- манды, а на входе 22 появляется ло- -е гическая 1, которая поступает на вход элемента задержки ) 34, Последии имеет четыре выхода, на которых, последовательно появляется пришедшая на вход логическая 1. С первого выхо- 2о да элемента задержки 34 логическая 1 поступает на установленный вход триггера 35 и устанавливает его в еДи ничное состояние. С выхода триггера- 35 логическая 1 поступает на вход 25 считывания блока 37, на адресные входы которого приходят старшие разря/ды адресной константы с адресных входов 1. Из блока 37 считывается двухразрядное слово, старший разряд которо- ,„ го поступает на первый вход элемента И 39, а младший разряд - на старший адресный вход блока 38. На остальные адресные входы блока 38 подаются младшие разряды ад ресной константы с адресных входов 3. С второго выхода элемента задержки 34 логическая 1 поступает на установочный вход гера 36 и устанавливает его в единичное состояние. С выхода триггера 36 логическая 1 поступает на вход считывания блока 38. Из последнего считывается (К+1)-разрядное слово, причем i-ый разряд зтого слова (i l .. .К) подается на первый вход i-ro элемента И 40, выход которого соединен с вторым входом элемента ИЛИ 32 i-го блока 26. Разряд К+1 подается на первый вход элемента И 41. С третьего выхода элемента задержки 34 логическая l поступает на вторые входы элементов И 40 и через элемент ИЛИ 32 блока 26 записьгеает содержимое i-ro разряда слова, считанного из блока 38, в i-ьй разряд регистра 24. Таким образом предлагаемое устрой- 55 ство по команде Восстановление ССП аппаратно подключает к процессору группу блоков памяти, содержащих функ

40

5

о е о 5 „ 5

0

циональную задачу, к которой осущес твляется переход по этой команде.

Кроме того, логическая 1 с третьего выхода элемента задержки 34 поступает на вторые входы элементов ,И 39 и 41, кыходы которых соединены с первым и вторым входами второго элемента Щ1И 42 соответственно. Если; в старшем разряде слова, считанного из блоков 37, или в младшем разряде слова, считанного из блока 38, со-, рержится логическая I, то на выходе второго элемента ИЛИ 42 появляется логическая I, которая передается на выход 23. Появление логической 1 на выходе 23 говорит о том, что адрес- ная константа, пришедшая на адресные входы 2 во время появления, логической I на входе 22, не является адресом ни одной фиксированной ячейки из зон хранения стартовых и текуш 1х адресов, что возможно или при появлении помехи на входе 22,- или при программной ошибке, когда в адресной части команды Восстановле ше ССП указывается на правильный адрес.

С четвертого выхода элемента задержки 34 логическая. подается на входы сброса триггеров 35 и 36 и сбрасывает их в нулевое состояние.

Формула изобретения

Устройство адресации памяти, содержащее три дешифратора, регистр, , группу из к. блоков управления записью- счить ванием, 2 групп элементов И, причем выходы элементов И групп с первой по 2 -ю подключен, к выходам выборки блока памяти устройства, вход старших разрядов адреса которого подключен к входу первого дешифратора, i-й вьпсод которого подключен к первьм входам i-x элементов И групп с первой по , (,M, где- М - количество элементов И в группе) , вы- ход регистра подключен к входу второго дешифратора, j-и выход которого подключен к вторьгм входам элементов И j-й группы (,2 ), блок управления записью-считыванием содержит четыре элемента И, причем -й выход регистра подключен к первому входу первого элемента И F-fo блока управления записы г-считыванием группы, (Е,К), второй вход и выход которого подключены соответственно к выходу второго элемента И, -го блока

управления записью-считыванием труп- пы rf к выходу 1-го разряда информа,- циойного выхода устройства, входы разрешения- считывания, разрешения записи и вход f-ro разряда информа- ционного входа которого подключены соответственно к первым входам второ рого, третьего и четвертого элементов И Е-го блока управления записью-считыванием, вторые входы второго и третьего элементов и -го блока управления записью-считыванием подключены к выходу третьего дешифратора, вход которого подключен к адресному входу устройства, выход третьего элемента И -го блока управления записью-счи-: тыванием подключен к второму входу четвертого элемента И Г-го блока управления записью-считыванием о т л и чаю.щееся тем, что, с целью повышения быстродействия, в него введены два блока памяти, два триггера, два лемента И, два элемента ИЛИ, 2.: +1-я, группа элементов И и элемент задержки, в блок управления записью- считыванием дополнительно введен эле- мент ИЛИ, причем выход Е-го элемента И 2 +1-Й группы подключен к первому входу элемента ИЛИ -го блока управления записью-считыванием, йторой вход и выход которого подключены соответственно к выходу четвертого эле-, мента И -го блока управления записью считыванием и к Г-у входу регистра, выход признака ошибки адресации устрой ств а, подключен к выходу первого элемента ИЛИ, входы которого подключены соответственно к выходам первого и второго элементов И, вход старших разрядов адреса устройства подключен к

Редактор Г. Митейко Заказ 4412/46

Составитель М. Силин

Техред И.Гайдош Корректор И.Муска

Тираж 671 Подписное ВНРШПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, ЛС-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

. 5 Ю 15- о 25 - зо 5

адресному входу первого блока памяти, вход разрешения считывания которого подключен к выходу первого триггера, вход установки в которого подключен к первому выходу элемента задержки, второй выход которого подключен к входу установки в I второго триггера, выход KOTOpofb под1слюч ен к входу разрешения считывания второго блока памяти, адресный вход которого подклю- . чен к входу младших разрядов адреса устройства, Г-й разряд выхода второго блока памяти подключен к первому входу Е-го элемента И 2 группы , второй вход которого подключен к третьему выходу элемента задержки, (,К) К+1-Й выход второго блока памяти подключен к первому входу первого элемента И, третий выход элемента задержки подключен к второму входу первого и к первому входу второго элемента И, второй вход которого подключен к первому выходу первого, блока памяти, второй выход которого, подключен к адресному входу второго блока памяти, четвертый выход элемента за- : дёржки -подключен к входам установки в О первого и второго триггеров, . входы признака, изменения номера груп- пы адресов и признака первой группы адресов устройства подключены соответственно к входу элемента задержки и к первому входу второго элемента ИЛИ, второй вход и выход которого подключены соответственно к входу начальной установки устройства и к входу установки в О регистра, вход второго блока памяти подключен к адресному. выходу устройства-.

Изобретение относится к вычислительной технике и может быть использовано при проектировании специа.лизированных ЭВМ с памятью, информационная емкость которой больше адрес- ного пространства процессора. Целью изобретения является повышение быстродействия за счет аппаратного выбора требуемого блока памяти из расширенного адресного пространства. Устройство содержит четыре группы элементов И 17, 18, 20, 40, три дешифратора 19, 25, 27, регистр 24, блок 26 управления записью-считыванием, эле- , 1менты И 28-31, 39, 41, три элемента ИЛИ 32, 33, 42, элемент задержки 34, два блока 37, 38 памяти, два триггера 35, 36, входы и выходы устройства. Указанная совокупность признаков поз- воляет достигнуть цели изобретения. . (Л N9 :д 5