Устройство для вывода информации Советский патент 1992 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и автоматике, может быть использовано в управляющих вычислительных комплексах в качестве функционального расширителя для сопряжения с управляемой системой.

Целью изобретения является расширение функциональных возможностей устройства за счет изменения порядка следования битов в преобразуемом блоке информации.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 - временная диаграмма работы устройства при выводе первого байта данных от ЭВМ; на фиг. 3 - временная диаграмма работы устройства по преобразованию первого байта в последовательный код в моменты выдачи первого бита (логическая 1) и второго бита (логический О) и записи их; на фиг. 4 - временная диаграмма работы устройства по формированию первого байта в моменты выдачи седьмого (логическая 1) и восьмого (логический О) битов.

Устройство для вывода информации содержит вход информации 1 данных устройства, первый вход 2 синхронизации, второй вход 3 синхроимпульсов, вход 4 начальной установки, счетчик 5, дешифратор 6, элемент ИЛИ 7, элементы И 8, 9, элемент ИЛИ 10, счетчики 11f 12, элемент НЕ 13, первый блок памяти (статическое запоминающее устройство) 14, элемент ЙЛИ-НЕ 15, элемент ИЛИ 16, элемент ИЛИ-НЕ 17, элемент И 18, триггер 19, регистр сдвига 20, второй блок памяти (постоянное запоминающее устройство с возможностью многократного программирования) 21, элемент И 22, третий блок памяти (статическое оперативное запоминающее устройство) 23, элемент НЕ 24, элемент ИЛИ-НЕ 25, элемент И 26. элеN4

Ю VI

Ю si

ент И 27, элемент И 28. элемент ИЛИ 29, ыход 30 синхроимпульсов устройства, выод 31 данных устройства, элемент ИЛИ 32, лемент задержки 33, элемент И 34.

На фиг. 2 приведены временные диагаммы сигнала 35 байта данных на входе 2 стройства, сигнала 36 синхроимпульса от ВМ, сигнала 37 на первом выходе счетчика 12, сигнала 38 на выходе элемента ИЛИ-НЕ

13. :.. .... ;

На фиг. 3 приведены временные диаграммы сигнала 39 на входе 2 устройства, сигнала 40 на первом выходе счетчика 11, сигнала 41 на втором выходе счетчика 11, сигнала 42 на третьим выходе счетчика 11, сигнала 43 на первом выходе счетчика 12, сигнала 44 данных на выходах блока (ОЗУ) 14, сигнала 45 на выходе элемента И 34, сигнала 46 на выходе элемента задержки 33, сигнала 47 данных на восьмом выходе регистра 20, сигнала 48 данных на выходах ППЗУ 21.

На фиг. 4 приведены временные диаграммы сигнала 49 на входе 2 устройства, сигнала 50 на первом выходе счетчика 11, сигнала 51 на втором выходе счетчика 11, сигнала 52 на третьем выходе счетчика 11, сигнала 53 на первом выходе счетчика 12, сигнала 54 на выходе элемента И 28, сигнала 55 данных на выходах ППЗУ 21, сигнала

56на выходе данных блока (ОЗУ) 23, сигнала

57на выходе элемента задержки 33, сигнала 58 данных на выходе 31 устройства.

Устройство работает следующим образом.

ЭВМ выдает сигнал начальной установки, который приводит устройство в исходное состояние. На вход 2 устройства от ЭВМ постоянно выдаются импульсы. Далее ЭВМ последовательно, байт за байтом, выдает блок информации, поступающий на вход 1 устройства, причем одновременно с выдачей каждого байта на вход 3 устройства от ЭВМ выдается 24, элемент ИЛИ-НЕ 25, элемент И 26, элемент И 27, элемент И 28, .элемент ИЛИ 29, выход 30 синхроимпульсов устройства, выход 31 данных устройства, элемент ИЛИ 32, элемент задержки 33, элемент И 34.

На фиг. 2. приведены временные диаграммы сигнала 35 байта данных на входе 2 устройства, сигнала 36 синхроимпульса от ЭВМ, сигнала 37 на первом выходе счетчика 12, сигнала 38 на выходе элемента ИЛИ-НЕ 13.

На фиг. 3 приведены временные диаграммы сигнала 39 на входе 2 устройства, сигнала 40 на первом выходе счетчика 11, сигнала 41 на втором выходе счетчика 11, сигнала 42 на третьем выходе счетчика 11.

сигнала 43 на первом выходе счетчика 12, сигнала 44 данных на выходах блока (ОЗУ) 14, сигнала 45 на выходе элемента И 34, сигнала 46 на выходе элемента задержки 33, сигнала 47 данных на восьмом выходе регистра20. сигнала 48 данных на выходах ППЗУ

21.. ... ,. .. . .

На фиг. 4 приведены временные диаграммы сигнала 49 на входе 2 устройства,

сигнала 50 на первом выходе счетчика 11, сигнала 51 на втором выходе счетчика 11, сигнала 52 на третьем выходе счетчика 11, сигнала 53 на первом выходе счетчика 12, сигнала 54 на выходе элемента И 28, сигнала 55 данных на выходах ППЗУ 21, сигнала

56на выходе данных блока (ОЗУ) 23, сигнала

57на выходе элемента задержки 33, сигнала

58данных на выходе 31 устройства,

Устройство работает следующим образом.

ЭВМ выдает сигнал начальной установки, который приводит устройство в исходное состояние. На вход 2 устройства от ЭВМ

. постоянно выдаются импульсы. Далее ЭВМ последовательно, байт за байтом, выдает блок информации, поступающий на вход 1 устройства, причем одновременно с выдачей каждого байта на вход 3 устройства от

ЭВМ выдается синхроимпульс. Счетчик 12 подсчитывает синхроимпульсы и формирует адреса, по которым байты от ЭВМ записываются в блок 14. По окончании выдачи информации из ЭВМ элементы устройства,

кроме счетчика 5, приводятся в исходное состояние. Затем счетчики 11 и 12, подсчитывая импульсы со входа 2 устройства, формируют адреса, поступающие на адресные входы блоков 14 и 21. Байты, считанные из

блока 14 на регистре 20, преобразуются из параллельного кода в последовательный и побитно подаются на вход данных блока 23. Одновременно с этим, по тем же адресам происходит обращение в блок 21. Данные, считанные из него, подаются на адресные входы блока 23. Таким образом, происходит перекодирование информации, при котором изменяется порядок следования битов в преобразуемом блоке информации. Вид преобразования исходного блока информации определяется программированием блока 23. Преобразованная информация оказывается записанной в блок 23. который имеет организацию Рх1, где Р емкость ОЗУ. По каждому адресу в блоке 23 расположена ячейка, в которую записывается один бит информации. По окончании перекодирования счетчики 11, 12, регистр 20, триггер 19 приводятся в исходное состояние.

Далее осуществляется преобразование последовательного кода ич блока 23 в параллельный код на регистре 20 с выдачей его на выходы 31 устройства. При выдаче каждого байта на выходе 30 устройства формируются синхроимпульсы, что позволяет выводить преобразованный блок информации из устройства в том же виде и с таким же синхроимпульсом, как из ЭВМ. По окончании выдачи преобразованного блока информации работа устройства приостанавливается. Новый цикл преобразования информации начинается выдачей ЭВМ сигнала начальной установки и описанный процесс повторяется.

Рассмотрим работу устройства подробно. От ЭВМ на вход 4 устройства подается логическая 1 - сигнал начальной установки. Счетчик 5 устанавливается в исходное состояние, код 0000 с его выходов преобразуется в логическую 1 на первом выходе дешифратора 6, которая через элемент ИЛИ 16 подается на входы установки в состояние логической О счетчиков 11 (через элемент ИЛИ 32), 12, триггера 19 и регистра 20, приводя их в исходное состояние, Одновременно с этим, логическая 1.с первого выхода дешифратора 6 поступает через элемент ИЛИ 29 на счетный вход счетчика 5, Содержимое счетчика 5 увеличивается на единицу, соответственно на втором выходе дешифратора 6 появляется логическая 1. Логическая 1 со второго выхода дешифрэ тора 6 подается на вход элемента И 9, разрешая прием синхроимпульсов от ЭВМ. Кроме того, эта логическая 1 инвертируется на элементе ИЛИ-НЕ 15, логический 0 с выхода которого подается на инверсный вход выбора микросхемы блока 14. В описанном состоянии устройство находится до прихода первого синхроимпульса от ЭВМ.

Первый синхроимпульс от ЭВМ в виде логической 1 инвертируется на логическом элементе НЕ 13 и в виде логического О поступает на инверсный вход режима блока 14, переводя его в режим записи. Одновременно с этим логическая 1 с выхода элемента И 9 через элемент ИЛИ 10 подается на счётный вход счетчика 12. На выходе счетчика 12 появляется первый адрес, поступающий на адресные входы блока 14, Первый байт преобразуемого блока.инфор- мации, выданной ЭВМ вместе с первым синхроимпульсом, записывается по, первому адресу в блок 14. Далее описанный процесс повторяется по мере поступления следующих байтов от ЭВМ и синхроимпульсов.

В процессе счета адреса с выходов счетчика 12 поступают еще и на адресные входы блока 21, что вызывает появление ни его

выходах до ДК+1 кода, часть которого (разряды ДО...ДК) подается на адресные входы блока 23. Так как на инверсный вход выбора микросхемы блока 23 с элемента ИЛИ-НЕ 5 25 подана логическая 1, то считывания по этом адресам не происходит.

При программировании блока 21 заранее известно количество байтов в передаваемом от ЭВМ блоке информации, поэтому

0 по адресу С, где С - число байтов в блоке информации, записан код, содержащий логическую 1 в старшем разряде.

При этом по предыдущим адресам были записйны коды, не содержащие логическую

5 1 в старшем разряде.

Таким образом, после прихода последнего синхроимпульса от ЭВМ последний байт записывается по адресу. С, а на старшем выходе блока 21 появляется логическая

0 1, которая подается на вход элемента и 22 и разрешает прохождение логической 1 со второго выхода дешифратора 6 через элемент ИЛИ 29 на счетный вход счетчика 5. После этого содержимое счетчика 5 уве5 личивается на единицу и логическая 1 по- является на третьем выходе дешифратора 6 и подается через элемент ИЛИ 16 на входы установки в состояние логической О счетчиков Я {через элемент ИЛИ 32) 12, тригге0 ра 19 и регистра 20, приводя их в исходное состояние. Одновременно с этим, логическая с третьего выхода дешифратора 6 поступает через элемент ИЛИ 29 на счетный вход счетчика 5. Содержимое счетчика 5

5 опять увеличивается на единицу и на четвертом выходе дешифратора 6 появляется логическая 1, которая подается через эле- ментИЛИ на вход элемента И 8. разрешая прием внешних импульсов со входа 2 через

0 элемент И 8 на счетный вход счетчика 11. Кроме того, эта логическая 1 инвертируется на элементе ИЛИ-НЁ 15, логический О с выхода которого подается на инверсный вход выбора микросхемы блока 14. Эта же

5 логическая 1 подается на второй вход элемента И 34. Эта же логическая 1 инвертируется на элементе ИЛИ-НЕ 25, логический О с выхода которого подается на инверсный вход выбора микросхемы блока 23. Эта

0 же логическая 1я с четвертого выхода дешифратора б инвертируется на элементе Н Ё 24, логический О с выхода которого подается на вход режима блока 23, переводя его в режим записи. Так как от ЭВМ больше не

5 выдаются синхроимпульсы, то с выхода элемента НЕ 13 на вход режима блока 14 подается логическая 1, переводя блок 14 в режим чтения.

Первый импульс, поступивший на вход 2 устройства после появления логической

1 на четвертом выходе дешифратора 6, через элемент И 8 подается на счетный вход счетчика 11, который формирует три младших разряда адреса обращения к блоку 21.

На выходах счетчика 1.1 формируется первый адрес - в младшем разряде адреса записана логическая 1, в остальных разрядах - логический ОЛ Логическая Г первого разряда адреса устанавливает триггер 19 в единичное состояние, логическая 1 с его выхода подается на вход элемента И 18.

В первых восьми ячейках блока 21 (с , нулевой по седьмую) записаны только нулевые коды, поэтому в ходе выдачи счетчиком 11 первых семи адресов (с первого по седьмой) в ячейку блока 23 с нулевым адресом записываются нулевые коды с выхода старшего разряда регистра 20, то есть выполняются холостые операции.

При поступлении на счетный вход счетчика 11 восьмого импульса на первых трех выходах счетчика 11 появляются логические О, на четвертом выходе счетчика 11 появляется логическая 1, которая через элемент ИЛИ 10 поступает на счетный вход счетчика 12, и на его первом выходе появляется логическая 1, которая приводит счетчик 11 в исходное положение, а на остальных выходах счетчика 12 остаются логические О. Первый выход счетчика 12 подключен к первому адресному входу блока 14 и к четвертому адресному входу блока 21, второй выход счетчика 12 подключен ко второму адресному входу блока 14 и к пятому адресному входу блока 21 и так далее, в то же время первый выход счетчика 11 соединен с первым адресным входом блока 21, второй выход счетчика 11 соединен со вторым адресным входом блока 21,.третий выход счетчика 11 соединен с третьим входом блока 21. Поэтому, когда на первом выходе счетчика 12 появляется логическая 1, происходит обращение к блоку 14 по первому адресу а к блоку 21 - по восьмому адресу, после чего на выходах блока 14 появляется первый байт преобразуемого блока информации, на выходах 0...К блока 21 появляется адрес для записи в блоке 23 одного бита из преобразуемого блока информации.

Одновременно с этим на входы элемента ИЛИ-НЕ 17 поступают логические О с первых трех выходов счетчика 11, а на выходе этого элемента появляется логическая 1й, которая через элемент И 18 и элемент И 34 подается на вход разрешения регистра 20, переводя его в режим записи информации-. Первый байт преобразуемого блока информации записывается в регистр 20. С выхода старшего разряда регистра 20 старший бит первого байта подается на вход данных блока 23 и записывается по адресу, который подан с выходов блока 21.

На счетный вход счетчика 11 поступает

следующий импульс, и на первом выходе счетчика 11 появляется логическая 1 ив блоке 21 происходит выборка следующего адреса, который подается на адресные входы блока 23. В то же время логическая 1 с

первого выхода счетчика 11 поступает на первый вход элемента ИЛИ-НЕ 17, на его выходе появляется логический О, который через элементы И 18 и 34 поступает на вход разрешения регистра 20, переводя его в режим сдвига информации.

Логическая 1 с выхода элемента И 8 через элемент задержки 33 подается на динамический вход стробирования регистра 20 и по ее переднему фронту происходит

сдвиг содержащегося в регистре 20 байта на один бит в сторону старших разрядов. Появившийся на выходе старшего разряда бит записывается в блок 23 по адресу, поданному на адресные входы блока 23 и с выходов

блока 21.

Описанный процесс будет повторяться до тех пор, когда на четвертом выходе счетчика 11 появится логическая 1, а на остальных его выходах появятся логические О.

Это произойдет в момент, когда первый байт будет полностью преобразован в последовательный код и записан поразрядно по новым адресам в блок 23. Показания счетчика 12 увеличатся на единицу, из блока

14 в регистр 20 записывается второй байт и происходит его преобразование.

Когда будет преобразован последний байт, счетчик 12 выдает адрес, по которому

в блок 21 записан код, содержащий логическую 1 в старшем разряде, который уже был использован ранее для остановки процесса приема информации от ЭВМ. Логическая 1 со старшего разряда кода

поступает на первый вход элемента И 26, на втором входе которого уже присутствует логическая 1 с третьего выхода дешифратора 6. В результате этого логическая 1 с выхода элемента И 26 через элемент ИЛИ

29 поступает на счетный вход счетчика 5 и на пятом выходе дешифратора 6 устанавливается логическая 1, которая через элемент ИЛИ 16 подается на вход установки в состояние логического О счетчиков 11 (через элемент ИЛИ 32), 12, триггера 19 и регистра 29, приводя их в исходное состояние. Одновременно с этим, логическая Г с пятого выхода дешифратора 6 поступает через элемент ИЛИ 29 на счетный вход счетчика 5. Содержимое счетчика 5 увеличивается на

единицу, соответственно на шестом выходе дешифратора 6 появляется логическая 1.

Логическая 1 с шестого выхода дешифратора 6 подается через элемент ИЛИ 7 на второй вход элемента И 8, этаже логи- ческая 1 подается на первый вход элемен- та И 28 и на второй вход элемента И 27, эта же логическая 1 инвертируется на элементе ИЛ И-НЕ 25, логический О с выхода которого поступает на инверсный вход выбора микросхемы блока 23. Эта же логическая 1я подается на последний адресный вход блока 21. Старший разряд выхода счетчика 12 соединен с предпоследним адресным входом блока 21, а последний адресный вход блока 21 соединен только с шестым выходом дешифратора 6.

Первый импульс, поступивший на вход 2 устройства после.появления логической 1 на шестом выходе дешифратора 6, через элемент И 8 подается на счетный вход счетчика 11, который формирует три младших разряда адреса обращения к блоку 21. Так как на старший адресный вход блока 21 подана логическая 1 с пятого выхода дешиф- ратора 6, то хотя счетчики 11 и 12 формируют те же адреса, что и для случая перекодирования информации (логическая 1 на четвертом выходе дешифратора 6), но обращение в блок 21 происходит по новым адресам..

Так как на четвертом выходе дешифратора 6 в описываемый момент времени при- сутствует логический О, то с выхода элемента. НЕ 24 на вход режима блока 23 подается логическая 1, переводящая его в режим чтения.

В момент поступления на счетный вход счетчика 11 первого импульса на адресные шины ППЗУ 21 подается код, содержащий логическую 1 в младшем и в последнем старшем разряде и логические О в остальных разрядах. Происходит обращение к блоку 21, полученный код подается на адресные входы блока 23. Бит информации с выхода блока 21 поступает на сдвиговый вход регистра 20.

Одновременно с этим, логическая 1 в младшем разряде адреса, выдаваемого счетчиками 11 и 12, устанавливает триггер 19 в единичное состояние, логическая Т с его выхода подается на второй вход элемента И 18. Кроме того, в это же время логический О с выхода элемента ИЛИ-НЕ 17 подается на первый вход элемента И 18. Логический О с выхода элемента И 18 поступает на вход разрешения регистра-20 через элемент И 34, переводя его в режим сдвига информации..

Логическая 1 с выхода элемента И 8 через элемент задержки 33 подается на динамический вход стробирования регистра 20 и по ее переднему фронту происходит сдвиг информации в сторону старших разрядов на один разряд и первый бит с выхода блока 23 записывается в регистр 20,

Описанный процесс повторяется до тех пор, пока в регистр 20 запишется восемь битов информации с выхода блока 23, которые будут присутствовать на выходах 31 устройства. В этот момент на первых трех выходах счетчика 11 будут логические О, а на четвертом выходе счетчика 11 будет логическая 1. Вследствие этого на выходе элемента ИЛИ-НЕ 17 появится логическая 1, которая через элементы И 18 и 28 подается на выход 30 устройства. Таким образом, первый байт преобразованного кода в сопровождении синхроимпульса выдается на выходы устройства.

Процесс выдачи преобразованного кб- да будет повторяться до тех пор, когда выберется адрес последнего бита, содержащегося в блоке 23. По следующему адресу в блок 21 записан код, содержащий логическую 1 в старшем разряде. При этом по предыдущем адресам, кроме ранее описанных случаев, логической 1 в старшем разряде нет. Логическая 1 со старшего выхода блока 21 поступает на первый вход элемента И 27, на втором входе которого уже присутствует логическая 1 с пятого выхода дешифратора 6, Логическая 1 с выхода элемента И 27 поступает на вход элемента ИЛИ 29 и далее/подается на счетный вход счетчика 5, который переходит в следующее состояние и на седьмом выходе дешифратора 6 появляется логическая 1, которая через элемент ИЛИ 29 поступает на счетный вход счетчика 5. Счетчик 5 переходит в следующее состояние и работа устройства приостанавливается.

Таким образом, предлагаемое устройство позволяет производить преобразование информации путем изменения порядка следования битов в преобразуемом блоке информации. ..

Формула и з о б р е т.е н и я

Устройство для вывода информации, содержащее три блока памяти, три счетчика, регистр сдвига .элементы ИЛИ-НЕ, два элемента И, триггер, первый элемент НЕ. два элемента ИЛИ, элемент задержки, причем информационный вход устройства соединен с информационным входом первого блока памяти, первый вход синхронизации устройства соединен с первым входом первого элемента И, второй вход синхронизации устройства соединен с первым входом

второго элемента И и входом элемента НЕ, вход начальной установки устройства соединен с входом сброса первого счетчика, выход первого элемента И соединен с входом элемента задержки и с счетным входом второго счетчика, первый разрядный выход которого соединен с первым входом первого элемента ИЛ И-НЕ, с входом установки триггера и первым адресным входом второго блока памяти, второй разрядный выход второго счетчика соединен с вторым входом первого элемента ИЛИ-НЕ и с вторым адресным входом второго блока памяти, тре- тий разрядный выход второго счетчика соединен с третьим входом первого злемен- та ИЛИ-НЕ и с третьим адресным входом второго блока памяти, четвертый разрядный выход второго счетчика соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход первого элемента ИЛИ соединен с счетным входом третьего счетчика, первый разрядный выход которого соединен с первым входом второго элемента ИЛИ, с первым адресным входом первого блока памяти, с четвертым адресным входом второго блока памяти, второй разрядный выход третьего счетчика соединен с вторым адресным входом первого блока памяти и с пятым адресным входом второго блока памяти, группа разрядных выходов третьего счетчика соединена с группой адресных входов первого блока памяти и с группой адресных входов второго блока памяти, выходы первого .блока памяти соеди- нены с информационными входами регистра сдвига, выход элемента задержки соединен с входом стробирования регистра сдвига, выходы которого соединены с выходами устройства,, последний разрядный вы- ход регистра сдвига соединен с входом данных третьего блока памяти, о т л и ч a- tout е е с я тем, что, с целью расширения функциональных возможностей устройства за счет реализации изменения порядка еле- дования входных битов, оно содержит дешифратор, второй и третий элементы ИЛИ-НЕ, третий, четвертый и пятый элементы ИЛИ, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, второй эле- мент НЕ, причем выход третьего блока памяти соединен с входом сдвига регистра сдвига, разрядные выходы первого счетчика соединены с информационными входами дешифратора, первый выход которого сое- динен с первыми входами третьего и четвертого элементов ИЛИ, второй выход дешифратора соединен с вторым входом второго элемента И, с первым входом второго элемента ИЛИ-НЕ, с первым входом третьего элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, третий выход дешифратора соединен с вторым входом третьего элемента ИЛИ и с третьим входом четвертого элемента ИЛИ, четвертый выход дешифратора соединен с первым входом пятого элемента ИЛИ, с первым входом второго и третьего элементов ИЛИ-НЕ, с первыми входами четвертого и пятого элементов И, с входом второго элемента НЕ, выход четвертого элемента И соединен с четвертым входом четвертого элемента ИЛИ, пятый выход дешифратора соединен с третьим входом третьего элемента ИЛИ и с пятым входом четвертого элемента ИЛИ, шестой выход дешифратора соединен с вторым входом пятого элемента ИЛИ, со старшим адресным входом второго блока памяти, с первым входом шестого элемента И, с вторым входом третьего элемента ИЛИ НЕ и с первым входом седьмого элемента И, выход которого соединен с шестым входом четвертого элемента ИЛИ, седьмой выход дешифратора соединен с седьмым входом четвертого элемента ИЛИ, выход которого соединен с счетным входом первого счетчика,-выход пятого элемента ИЛИ соединен с вторым входом первого элемента И, выход первого элемента НЕ соединен с инверсным входом режима первого блока памяти, выход второго элемента ИЛИ-НЕ соединен с инверсным входом выбора микросхемы первого блока памяти выход третьего элемента ИЛИ соединен с выходами сбросов третьего счетчика, триггера, регистра сдвига и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, выход первого элемента ИЛИ-НЕ соединен с первым входом восьмого элемента И, выход триггера соединен с вторым входом восьмого элемента И, выход которого соединен с вторым входом шестого элемента И и с вторым входом пятого элемента И, выход которого соединен с входом разрешения регистра сдвига, первый выход второго блока памяти соединен с первым входом третьего элемента И. с вторыми входами третьего, четвертого и седьмого элементов И, группа выходов второго блока памяти соединена с соответствующими адресными входами третьего блока памяти, выход шестого элемента И соединен с выходом синхроимпульсов устройства, выход третьего элемента ИЛИ-НЕ соединен с инверсным входом режима третьего блока памяти, выход второго элемента НЕ соединен с инверсным входом выбора микросхемы третьего блока памяти,

3 -- 3

П 53

Изобретение может быть использовано в управляющих вычислительных комплексах в качестве функционального расширителя для сопряжения с управляемой системой. Цель изобретения состоит в расширении функциональных возможностей устройства за счет реализации изменения порядка следования битов в преобразуемом блоке информации. Необходимый порядок следования битов задается соответствующим программированием постоянного запоминающего устройства с возможностью многократного программирования. Устройство содержит три счетчика, дешифратор, пять элементов ИЛИ, восемь элементов И, три элемента ИЛИ-НЕ, два элемента И-НЕ, три блока памяти, регистр сдвига, триггер 4 элемент задержки. 4 ил.