Устройство для умножения @ -разрядных чисел Советский патент 1986 года по МПК G06F7/52 

Изобретение относится к вычислиельной технике и предназначено ля использования в специализированых и универсал ьных ЦВМ.

Цель изобретения - расширение 5 ункциональных возможностей путем беспечения работы устройства с отицательными числами, представляеыми в дополнительных кодах, с автоатическим представлением отрица- 10 ельных результатов в дополнительном коде.

На фиг, 1 представлена функциональная схема устройства; на фиг. 2 - блок анализа множителя; на фиг. 3 - tS блок управления передачей множимогоi на-фиг. А - блок определения режи- а работы, на фиг. 5 - блок анализа знака произведения.

Устройство содержит (h+2) разряд- 20 ные регистры множимого 1, множителя 2, (и+4) разрядный регистр 3 произведений, (и+2) разрядный регистр 4 переносов, сумматор 5, первьш коммутатор 6, триггер 7 запоминания, 25 блок 8 анализа множителя, преобразователь 9 в дополнительный код, блок

10определения режима работы, блок

11управления передачей множимого,

блок 12 анализа знака произведения, ЗО второй коммутатор 13-, две группы элементов И 14 и 14 , входящие в состав коммутатора, и восемь элементов И 15-22, группу элементов ИЛИ 23, входящих в состав коммутатора, два s элемента ИЛИ 24-25, два элемента НЕ 26-27,

Блок анализа множителя содержит первый триггер 8 , первый и второй сумматоры 8,-8j, элемент 2И-2ИЖ 8 , до четыре элемента И 85-8 , второй, третий, четвертьй и пятый триггеры

S,-8., .

Блок управления передачей множимого содержит три элемента 2И-4ШШ 45 11, -llg и элемент 2И-2ИЛИ 11..

Блок определения режима работы содержит элемент 2И-2Ш1И-НЕ 10 , четыре элемента И 10 -lOg, пять элементов НЕ , , Блок анали- JQ за знака произведения содержит два элемента И-НЕ ,,.

Устройство работает следующим образом.

В исходном состоянии в регистры множителя 2 и множимого 1 записываются соответствующие сомножители со знаками. При этом положительные

числа - в прямом коде и в знаковом разряде О, а отрицательные - в дополнительном коде и в знаковом разряде 1 .

В каждом такте умножения в блоке 8 анализа множителя анализируется пара разрядов множителя. Причем, если множитель отрицательный, то анализируемая пара поступает на блок 8 через преобразователь 9, в .котором осуществляется перевод до- полнительного кода этой пары в прямой, через элемент И 14/, открытый по первому входу положительным сигналом с прямого выхода знакового разряда регистра множителя 2 и первый вход элемента ИЛИ 23, если множитель положительный, то анализируемая rJapa поступает на блок 8 в прямом коде череэ элемент И 14, открытый по второму входу положительным сигнало с инверсного выхода знакового разряда регистра множителя 2 и через второй вход элемента ИЛИ 23.

В зависимости от комбинации разрядов анализируемой пары в блоке 8 вырабатываются соответствующие сигналы, которые поступают на 1-4 входы блока 11 управления передачей множимого. На пятый вход блока 11 поступают сигналы с выхода блока определения 10 режима работы. Режимы работы устройства определяется тем, с какими знаками поступают на его вход сомножители.- Таким образом в каждом такте умножения в зависимости от комбинации анализируемой пары и режима работы устройства блок 11 вырабатывает сигнал, который определяет в коммутаторе 6 вид передачи множимого на первый вход сумматора 5. На второй и третий входы сумматора 5 поступают коды Соответственно с регистра 4 переносов и регистра 3 частичных произведений, записанные в эти регистры в предьщущем такте.

Сумма по tnod 2, полученная на выходе сумматора 5 и представляющая частичные произведения от умножения множимого на два младших разряда множителя, записывается в регистр 3 частичных произведений, а поразрядные переносы с выхода сумматора 5 записываются в регистр 4 переносов. После чего осуществляется сдвиг вправо информации в регистрах 3 и 2

3

на 2 разряда, а в регистр 4 переносов - на 1 разряд. При этом два младших разряда произведения из регистра 3 частичных произведений переписываются в освободившиеся разряды регистра 2, А в младших разрядах того же регистра 2 оказывается 2-я анализируемая пара множителя, на которую осуществляется умножение во 2-м такте. Полученные два очередных разряда произведения записываются в освободившиеся старшие разряды регистра 2 множителя.

На последнем такте обеспечивается умножение на последнюю пару разрядов множителя. При этом сумматор 5 работает со сквозным переносом и в регистр 3 частичных произведений записываются старшие разряды окррчательиого произведения, младшие - в регистр 2. Положительные произведения представляют в прямом коде со знаком О, отрицательные - в дополнительном со знаком 1.

Устройство работает в четырех режимах.

Множимое положительное (прямой код) Множитель положительный (прямой код Произведение положительное.

При этом, если анализируемая пара разрядов множителя:

00- на первый вход сумматора 5 ;мнржимое не поступает, а подаются

нули;

01- на первый вход сумматора 5 множимое поступает в исходном коде ,

10- на первый вход сумматора 5 множимое поступает в исходном коде, сдвинутое на 1 разряд влевоi

11- на первый вход сумматора 5 множимое поступает в обратном коде, а в следующем такте в первый млад- щий разряд сумматора 5 подается единида.

В два старших разряда сумматора 5 в- каждом следующем такте записываются нули, если комбинация этих двух старших разрядов на выходе сумматора в предыдущем такте 00, 01, 10 и записываются единицы, если комбинация 11.

2, Множимое отрицательное (дополнительный код). Множитель отрицательный (дополнительный код). Произведение положительное (прямой код). При этом, если анализируемая пара разрядов множителя:

560184

- на первый вход сумматора

5 множлмое не поступает, а подаются нули,

01 - на первый вход сумматора 5 5 множимое поступает в обратном

коде, а в следующем такте в младший разряд сумматора 5 подается единицаJ

10- на первый вход сумматора 5 множимое поступает в обратном коде,

10 сдвинутое на 1 разряд влево, а в следующем такте в младший разряд сумматора 5 подается единица;

11- на первый вход сумматора 5 множимое поступает в исходном коде,.

15 В два старших разряда сумматора 5 в следующем такте пишутся yли, если в предыдущем такте в старших разрядах сумматора 5 следующие комбинации 00, 01, 10, и записываются

20 единицы, если комбинация 11.

3. Множимое отрицательное (дополнительный код). Множитель положительный (прямой код). Произведение отрицательное (дополнительный код).

25 При этом, если анализируемая пара разрядов множителя:

00 - на первый вход сумматора 5 множимое не поступает, подаются нули;

30 01 - на первый вход сумматора 5 множимое поступает в исходном коде ,

10- на первый вход сумматора 5 множимое поступает в исходном коде, сдвинутое на 1 разряд влево;

11- на первый вход сумматора 5 множимое поступает, в обратном коде, а в следующем такте в младший разряд сумматора 2 подается единица.

В два старших разряда сумматора 5

5

в каждом следующем такте записываются единихда, если комбинации этих старших разрядов на выходе сумматора 5 в предьщущем такте 01, 10, 11 и записываются нули, если комбинация 00.

4. Множимое положительное (прямой код). Множитель отрицательный (дополнительный код). Произведение отрицательное (дополнительный код) .

При этом, если анализируемая пара разрядов множителя:

00- на первый вход сумматора 5 множимое не поступает, а подаются нули ,

01- на первый вход сумматора 5 множимое поступает в обратном коде, а в следукнцем такте в младший разряд сумматора 5 подается единица.

5. 12

10- на первый вход сумматора 5 множимое поступает в обратном коде сдвинутое на 1 разряд влево, а в следующем такте в младший разряд сумматора 5 подается единица,

11- на первый вход сумматора 5 множимое поступает в исходном коде.

В два старших разряда сумматора 5 в каждом следующем такте записываются единицы, е-сли комбинации этих старших разрядов на выходе сумматора 5 в предьщущем такте 01, 10, 11, и записываются нули, если комбинация 00.

Формула изобретения

Устройство для умножения h -разрядных чисел, содержащее (и+2)-раз- рчдные регистры множимого, множите- ля и переносов, коммутатор, триггер запоминания, (h+4)-разрядный рё- rHctp частичных произведений, сумматор, содержащий (+2) основных и два дополнительных разряда, причем выходы сумматора соединены с входами регистра частичных произведений, выходы которог о соединены с входами переноса и основных и двух дополнительных разрядов сумматора, выхо- ды переносов (+1) основных разрядов сумматора соединены с (+1) старшими разрядами регистра переносов, выход переноса первого дополнительного разряда сумматора соединен с первым входом второго дополнительного разряда сумматора, выход переноса второго дополнительного разряда сумматора соединен с входом первого разряда регистра переносов, выход которого соединен с первым входом первого дополнительного разряда сумматора, выходы h старших разрядов регистра переносов соединены с входами первой группы и основных раз- рядов сумматора, выходы суммы первого и второго дополнительных разрядов сумматора соединены со старшими разрядами регистра множителя, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения работы устройства с отрицательными числами, представляемыми в дополнительных кодах, с автоматическим представ лением отрицательных результатов в дополнительном коде, в него введен преобразователь в дополнительный

86

код, блок определения режима работы содержащий элемент 2И-2ИЛИ-ИЕ, четыре элемента И, Плть элементов НЕ, блок анализа множителя, содержащий два сумматора, четыре элемента И, пять триггеров и один элемент .2И-2ИЛИ, блок управления передачей множимого, содержащий три элемента 2И-4ИЛИ и один элемент 2И-2ИЛИ, блок анализа знака произведения, восемь элементов И, второй коммутатор, содержащий два элемента; И и один элемент ИЛИ, два элемента НЕ, причем прямой выход знакового разряда регистра множителя соединен с первым входом первой группы элемента 2И-2ИЛИ блока определения режима работы, с первыми входами первого элемента И второго коммутатора первыми входами четвертого и шестого элементов И устройства, инверсны выход знакового второго разряда регистра множителя соединен с первым входом второй группы элемента 2И-2ИЛИ блока определения режима работы и первыми входами второго элемента И второго коммутатора и третьего элемента И устройства, прямой и инверсный выходы знакового разряда регистра множимого соединены с вторыми входами первой и второй групп входов элемента 2И-2ИЛИ блока определения режима работы соответственно, информационные выходы регистра множимого соединены с входами первой группы первого коммутатора, выходы которого соединены с входами второй группы основных разрядов сумматора, выходы двух младших разрядов регистра множителя соединены с входами преобразователя в дополнительный код и 1вторым входом второго элемента И второго коммутатора, выход которого соединен с первым входом элемента ИЛИ второго коммутатора, выход преобразователя в дополнительный код соединен с вторым входом первого элемента И второго коммутатора, выход которого соединен с вторым входом элемента ИЛИ второго коммутатора, группа выходов которого соединена с группой входов блока анализа множителя, вы- ход первого триггера которого соединен с первым входом первой группы первого элемента 2И-4Ш1И блока управления передачей множимого и первым входом пятого элемента И, выход второго триггера блока анализа множителя соединен с первым входом первой группы второго элемента 2И-4ИЛИ блока управления передачей множимого и вторым входом четвертого элемента И устройства, выход третьего триггера блока анализа множителя соединен с первым входом третьей группы перйого элемента 2И-4ИЛИ блока управления передачей множимого и вторым входом шестого элемента И, выход четвертого триггера блока анализа множителя соединен с первым входом первого элемента И и с вторым входом третьей группы второго элемента 2И-4ИЛИ блока управления передачей множимого, выход которого соединен с входами второй.группы входов первого коммутатора, первый вход первого элемента и соединен с вторым входом третьго элемента И и входом первого элемента НЕ, выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом седьмого элемента И, группа выходов первого, второго, третьего и четвертого элементов НЕ блока определения режима работы соединена с группой входов блока управления передачей множимого и группой входов блока анализа знака произведения, выход первого элемента И-НЕ которого соединен с вторым входом первого-элемента И устройств выход которого соединен с вводом триггера запоминания, выход которого соединен с вторым входом седьмого элемента И, выход которого соединен с вторым входом первого и первым входом второго дополнительных старших разрядов сумматора, выход второго элемента И-НЕ блока анализа знака произведения соединен с втрыми входами второго и пятого элементов И, выходы третьего четвертог и пятого элементов И соединены соответственно с первым вторым и третьи входами первого элемента ИЛИ, выход которого соединен с вторым входом второго младшего разряда сумматора, выход шестого элемента И соединен с первым входом второго элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с первым входом восьмого элемента ИЛИ, выход которого соединен с входом переноса первого младшего разряда сумматора, выход второго младшего разряда регистра переноса соединен с вторым входом восьмого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, причем вход первого разряда группы входов блока анализа множителя соединен с информационным входом первого сумматора и первыми входами первой

и второй групп входов элемента 2И-2ИЛИ блока анализа множителя., вход второго разряда группы входов блока анализа множителя соединен с информационным входом второго сумматора блока анализа множителя, выход суммы первого сумматора блока анализа множителя соединен с первыми входами второго и четвертого элементов И блока анализа множителя,

инверсный выход суммы первого сумматора блока анализа множителя соединен с первыми входами первого и третьего элементов И и вторым входом второй группы входов элемента 2И-2ИЛИ блока анализа множителя, выход переноса первого сумматора блока анализа множителя соединен с входом переноса второго сумматора блока анализа множителя, выход суммы которого соединен с вторыми входами третьего и четвертого элементов И и вторым входом первой группы входов элемента 2И-2ИЛИ блока анализа множителя, инверсный выход суммы второго сумматора блока анализа множителя соединен с вторыми входами первого и второго элементов И блока анализа множителя, выходы первого второго, третьего и четвертого элементов И

блока анализа множителя соединены соответственно с информационными входами первого, второго, третьего и четверюго триггеров блока анализа множителя, выходы которых являются

соответственно первым, вторым,

третьим и четвертым выходами блока анализа множителя, выход элемента 2И-2ИЛИ блока анализа множителя с информационным входом пятого триггера блока анализа множителя, выход которого соединен с входом переноса первого сумматора блока анализа множителя, причем первый вход первой группы входов первого элемен1а

2И-4ШШ, соединен с первым входом второй группы первого элемента 2И-4ИЛИ, первый вход первой группы второго элемента 2И-4ИЛИ соединен

с первым входом второй группы вто рого элемента 2И-4ИЛИ и первыми входами первой и второй групп треть го элемента 2И-4 ИЛИ, первый вход третьей группы первого элемента 2И-4ИЛИ соединен с первым входом четвертой группы входов первого элемента , с первыми входами первой и ВТОРОЙ группы элемента 2И-2ИЛИ, блока управления передачей множителя, первый вход третьей группы первого элемента 2И-4ИЛИ соединен с первыми входами четвертой группы входов второго и третьего, элементов , первьм вход группы входов блока управления передачей множимого соединен с вторыми входами первой группы входов второго элемента 2И-4ИЛИ5 с вторыми входами четвертой группы входов первого и третьего элементов 2И-4ИЛИ, второй вход группы входов блока управления передачей множимого соединен с вторыми входами третьей группы входов первого и третьего элементов 2И-4ИЛИ и вторыми входами второй группы входов второго элемента 2И-4ИЛИ, третий вход группы входов блока управления передачей множимого соединен с вторыми входами второй-группы входов первого и третьего элемента 2И-4ИЛИ вторыми входами третьей группы входов второго элемента 2И-4ИЛИ и вторым входом первой группы входов элемента 2И-2ИЛИ, четвертый вход группы входов блока управления пе- радачей множимого соединен с вторыми входами первой группы входов первого и третьего элементов 2И-4ИЛИ, с вторым входом четвертой группы входов второго элемента 2И-4ИЛИ и вторьм входом второй группы входов элемента 2И-2ИЛИ, выходы второго, третьего и первого элементов 2И-4ИЛИ являются соответственно первым, вторым и третьим выходами блока управления передачей множимого, выход элемента 2И-2ШШ является четвертым выходом блока управления передачей множимого, при10

15

20

25601810

чем первый вход блока определения режима работы является первым входом первой группы элемента 2И-2ИЛИ-НЕ, второй вход блока определения режима работы является первым входом второй группы элемента 2И-2ИЛИ-НЕ, третий вход блока определения режима работы является вторым входом первой группы входов элемента 2И-2ИЛИ-НЕ, четвертый вход блока определения режима работы является вторым входом входов второй группы элемента 2И-2ИЛИ-НЕ, первьй выход которого соединен с первыми входами первого и второго элементов И и входом первого элемента НЕ, выход которого соединен с первыми входами третьего и четвертого элементов И, вторые входы первого и третьего элементов И соединены с первым входом второй группы элемента 2И-2ИЛИ-НЕ, вторые входы второго и четвертого элементов И соединены с первым входом первой группы эх.емента 2И-2ИЛИ-НЕ , выходы первого, третьего, четвертого и второго элементов И соединены соответственно с входами второго, третьего,четвертого и пятого элементов НЕ, выходы которых являются первым, вторым, третьим и четвертым выходами соответственно группы выходов блока определения режима работы, блок анализа знака произведения содержит два элемента И-НЕ, при этом группа входов блока анализа знака произведения является первыми и вторыми входами первого и второго элементов И-НЕ, причем первый вход группы входов блока анализа знака произведения является первым входом первого элемента И-НЕ, второй вход группы входов блока анализа знака произведения является первым входом второго элемента И-НЕ, третий 5 вход группы входов блока анализа знака произведения является вторым входом второго элемента И-НЕ, четвертьш вход блока анализа знака произведения является вторым входом первого элемента И-НЕ.

25

30

35

40

50

фиг.1

J/r.a f

pgp-S i H li-От laoftt опреЗеяенил ptMuMpS pafomu

П- 1

Л

HpfaaS..,

bgH-®-nfouaS,ФигЛ

Редактор С.Патрушева

Составитель Н.Маркелова Техред Л.Сердюкова

Заказ 4824/48

Тираж 671 -Подписное

ВНИИПИ Государственного комитета. СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое- предприятие, г, Ужгород, ул. Проектная, 4

Фиг. 5

Корректор В.Синицкая

Изобретение относится к вычислительной технике и предназначено для умножения двоичных чисел. Цель изобретения - расширение функциональных возможностей, обеспечение работы устройства с положительными и отрицательными числами, представленными соответственно в прямых и i s l,. дополнительных кода«7 С ав ГТ5мат 1нчес КИМ получением отрицательных результатов в дополнительном коде. Новым в данном устройстве является введение преобразователя в дополнительный код, блока определения режима работы, блока управления передачей множимого, блока анализа знака произведения, десяти элементов И,, зле- мептов ИЛИ и элементов НЕ, а в регистры множителя и множимого - знаковых разрядов. Применение предлагаемого устройства умножения в арифметических устройствах позволяет повысить их быстродействие и уменьшить затраты на оборудование, так как исключаются операции преобразования отрицательных чисел на входе и выходе арифметического устройства. 5 ил. с S (Л го СП 05