Устройство для умножения Советский патент 1983 года по МПК G06F7/49 

Изобретение относится к вычислительной технике и может быть применено в качестве операционного устройства цифровой вычислительной машины.

Известно устройство умножения двоичных чисел, представленных последовательным кодом, содержщаее 2п-разрядный сумматор, (п-1)-разрядные регистры множимого и множителя.и элементы И 1.

Однако в этом устройстве результат получается через п циклов вычис.ления, что снижает его быстродействие.

Известно устройство для умножения, содержащее регистры множимого и множителя, регистр результата, сумматор результата,.сумматор сомножителей, блок анализа разрядов, регистр сдвига, элементы И и элементы ИЛИ, в котором производится ввод сомножителей поразрядно, старшими разрядами вперед 2.

Однако в данном устройстве каждый разряд результата получается за три такта работы, т.е. устройство имеет низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является устройство для умножения, содержащее ,jgeгиcтp сдвига, выходы которого повключены к информационньам входам первого и третьего коммутаторов, управляющие входы которых соединены соответственно с выходом элемента ИЛИ и с вторым входом множителя устрой- ства, а выходы подключены к входам соответственно регистра множителя и регистра знака множителя, выходы регистра множителя соединены с пер10выми входами первой и второй групп элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистров множимого, входы которых подключены соот15ветственно к первому и второму входам множимого устройства, выходы групп элементов И подключены к информационным входам второго коммутатора, управляющие входы которого соединены

20 с выходами регистра знака множителя, а йервая и вторая группа выходов соединены с первой группой входов соответственно первого и второго сумматоров результата, вторые группы вхо25дов которых подключены к выходам младших разрядов соответственно первого и второго регистров результата, первые входы первой и второй групп входов сумматора в избыточной систе30ме счисления подключены к выходам переноса соответственно первого и второго сумматоров результата, выход разрядов которых соединены с входами соответственно первого и второго регистров результата, выходами старшего разряда результата подключенными к вторым входам первой и второй груп пы входов сумматора в избыточной дво ичной системе счисления, ввлходы кото рого подключены к выходам устройства вхЬды элемента ИЛИ подключены к входам множителя устройства. Это устройство производит умножение двух чисел, которые представлены в избыточной системе счисления, при- чем результат вычисления выводится последовательным кодом, начиная со старшего разряда, в процессе вычисления | 31. Недортатком устройства является сложность алгоритма умножения, что обуславливает большие аппаратурнь1е затраты и недостаточное быстродействие ввиду задержки на два такта в сумматорах результата. Целью изобретения являеася упрощение устройства и повышение его быстродействия. Поставленная цель достигается тем что устройство ,Щ1Я умножения, содержащее первый и второй регистры множителя, входы которых подключены соответственно к первой и второй шинам множителя устройства, первый и второй регистры результата., первый и второй сумматоры результата, первые входы которых соединены с выходами младших разрядов соответственно первого и второго регистров результата, входы которых подключены к выходам суммы соответственно первого и второ го сумматоров результата, и сумматор в избыточной двоичной системе счисле ния, первый и второй входы которого подключены к выходам переноса соответственно первого и второго сумматоров результата, третий и четвертый входы сумматора в избыточной дзоичной системе счисления подключены к выходам старшего разряда соответственно первого и второго регистров результата, а его выходы являются вы ходами устройства, содержит первую и вторую группы элейентов 2И-2ИЛИ, первые и вторий входы которых подклю зчены соответственно к первой и второ шинам множимого устройства, а выходы подключены к вторым входам соответственно первого и второго сумматоров результата, выход первого регистра множителя подключен к третьему входу первой группы элементов 2И-2ИЛИ и к четвертому вхрду второй группы элементов 2И-2ИЛИ, третий вход которой соединен с четвёртым входом первой группы элементов 2И-2ИЛИ .и под-, ключен к выходу второго регистра мно жителя. На чертеже.приведена структурная схема устройства. Устройство для умножения содержит, первый и второй регистры.1 и 2 множителя, первую и вторую группы элементов 2И-2ИЛИ 3 и. 4, первый и второй сумматоры 5 и б результата, первый и второй регистры 7 и 8 результата, сумматор 9 в избыточной двоичной системе счисления. Шины 10 и 11 множителя устройства соединены с входами соответственно первого и второго регистров 1 и 2 множителя, шины 12 и 13 множителя устройства .соединены соответственно с первыми и третьими входами групп элементов 2И-2ИЛИ О и 4, вторые и четвертые входы которых подключены к выходам первого и второго регистров 1 и 2 множителя, выходы первого и второго элементов 2И-2ИЛИ 3 и 4 соединены с вторыми входами соответственно первого и второго сумматоров 5 и 6 результата, первые входы которых подключены к выходам соответственно первого и второго регистров 7 и 8 результата, выходы переноса сумматоров 5 и 6 результата соединены соответственно с первым и третьим входами сумматора 9 в избыточной двоичной системе счисления, второй и четвертый входы которого подключены к выходам старшего разряда соответственно первого и второго регистров 7 и 8 результата, выходы младших разрядов которых подключены к выходам соответственно первого и второго сумматоров 5 и 6 результата, а выходы являются выходами 14 и 15 устройства. Устройство работает следующим образом. В начальном такте работы регистры 7 и 8 результата сбрасываются в нулевое состояние, а в регистры 1 и 2 множителя с входов 10 и 11 устройства заносятся соответственно положительное и отрицательное значения множителя параллельным двоичным кодом. Значения множимого подаются на входа: 12 и 13 устройства последовательным избыточным двоичным кодом, начиная со старшего разряда. Если 1-Й разряд множимого равен нулю, то с выходов групп элементов 2И-2ИЛИ 3 и 4 снимается нулевое значение. Если i-й разряд множимого равен единице, то на вторые входы первого и второго сумматоров 5 и 6 результата в i-M такте работы устройства поступают соответственно положительное и отрицательное значения множителя с выходов соответственно первого и второго регистров 1 и 2 множителя. На первые входы разрядов сумматоров 5 и б результата с второго по п-й с выходов соответственно первого

и второго регистров 7 и 8 резуль гата подаются значения (п-1) младших разрядов частичного результата, полученного в (i-l)-M такте работы устройства.. Значения (п+1)-го разряда полученного i-ro результата с выходов переноса сумматоров 5 и б подаются на первый (положительный) и третий (отрицательный) входы сумматора 9, а значения п младших разрядов i-ro результата с выходов сумйаторов 5 и 6 заносятся в регистры 7 и 8,

Сумматор 9 суммирует два числа в избыточной двоичной системе счисления. Первое число (а) образуется положительным и отрицательным значением ()-го разряда i-ro результата, которые подаются на первый и

третий входы сумматора 9 с выходов переноса сумматоров 5 и б результата Второе число (Ц) образуется положительным и отрицательным значениями п-го разряда (j-l)-ro результата, которые подаются на второй и четвертый входда сумматора 9 с выходов стар шего п-го разряда регистров 7 и 8.

Результат умножения с выходов сумматора 9 в избыточной двоичной системе счисления поступает на выходы 14 и 15 устройства (положительного и отрицательного значений произведения) , Результат умножения выдается последовательно старшими разрядами вперед.

Таким образом, предлагаемое устройство позволяет производить умноже ние двух чисел, представленных в избыточной двоичной системе счисления последовательным методом, старшими разрядами вперед. При этом результат умножения получается на; выходах устройства одновременно с вводом разрядов множимого, что дает возможность повысить быстродействие устройства. Разрядность множимого может быть больше разрядности множителя.

В устройстве отсутствуют регистры множимого, коммутатор и группы эле- . ментов И, что обеспечивает ввшгрыш.в аппаратурных затратах около 30%. .

Формула изобретения

Устройство Щ1Я Умножения, содержащее первый и второй регистры множителя, входы которых подключены соответственно к первой и второй шинам множителя устройства, первый и второй регистры результата, первый и второй сумматоры результата, первые входы которых соединены с выходгиФ младших

разрядов соответственно первого и второго регистров результата, входы которых подключены к выходам суммы соответственно первого и второго сумматоров результата, и сумматор в избыточной двоичной системе счисления, первый и второй входы которого подключены к выходам переноса соответственно первого и второго сумматоров результата, третий и четвертый входы

сумматора в избыточной двоичной системе счисления подключены к выходам старшего разряда соответственно первого и второго регистров результата, а его выходов являются выходами устройства, отли ч ающе е ся тем что, с целью упрощения устройства и повышения его быстродействия, оно сбдержит Первую и вторую группы элементов 2 и-2 ИЛ И, первые и входы которых подключены соответственно к первой и второй шинам множимого устройства, а выходы подключены к вторым входам соответственно первого и второго сумматоров результата, выход первого регистра множителя подключен к третьему входу первой группы элементов 2И-2ИЛИ и к четвертому входу второй группы элементов 2И-2ИЛИ третий вход которой соединен с четBepTbiw входом первой группы элементов 2И-2ИЛИ и подключен к выходу второго регистра множителя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

631919, кл. G Об F 7/52, 1978.

2.Авторское свидетельство СССР 603389, кл. G Об F 7/52, 1978.

3.Авторское свидетельство СССР по заявке 2814128/18-24,

кл, G Об F 7/52, 1980 (прототип), .