Устройство для реализации логических функций Советский патент 1986 года по МПК G06F17/16 

Иэобретенне относится к вычислительной технике и может быть использовано для управления технологичес- ким оборудованием, алгоритм которого описывается логическими уравнениями, а также для моделирования цифровых устройств с целью их проверки и диагностики.

Целью изобретения является повьше- ние быстродействия устройства.

На фиг. изображена структурная схема устройстваi на фиг. 2 - структурная схема узла инструкций, входящего в состав операционного блока; на фиг. 3 - структурная схема узла логических операций, входящего в состав того же блока5 на фиг. 4 - структурная схема блока фиксации номеров вьгчисляемых |функций на фиг, 5 - формат инструкцийj на фиг. 6 - алгоритм работы устройства для реализации логических функций; на фиг, 7 - вариант реализации блока синхронизации.

Устройство для реализации логических функций (фиг. 1) содержит блок 1 буферных регистров, регистр 2 новых значений входных, сигналов, регистр 3 новых значений выходных сигналов, регистр 4 старых значе- НИИ входных сигналов, регистр 5 старых значений выходных сигналов, первый блок 6 сумматоров по модулю два, второй блок 7 сумматоров по модулю два, первый элемент ИЛИ 8, регистр 9 измененных состояний входных сигналов , регистр 10 измененных состояний выходных сигналов, первый и вто- ррй.блоки 11 и 12 памяти, блок 13 .фиксации номеров вычисляемых функций, второй элемент Ш1И 14, операционный блок 15, блок 16 синхронизации. Устройство содержит все элементы, узлы и блоки, а также связи основного изобретения и отличается от него лишь дополнительной связью регистра 5 старых -значений выходных сигналов с дополнительной (четвер той) группой информационных входов операционного блока 15, выполненного согласно фиг, 2 и 3, Блок 1 .буферных регистров может быть вьшолнен в виде двух регистров для приема и хранения входной и хранения и выдачи выходной информации.

Операционный блок 15 состоит из двух узлов - узла инструкций и узла логических операций. Узел 17 инструкций (фиг. 2) содержит элемент 18 за

держки, два триггера 19, первый эле- м.ент И 20, схему 21 сравнения, счет чик 22, дешифратор 23, регистр 24 числа инструкций, регистр 25 инструкций, первую группу 26 элементов И и первую группу 27 элементов ИЛИ, Узел 28 логических операций (фиг. 3) содержит регистр 29 операций, первый и второй дешифраторы 30 и 31 признаков,

вторую, третью, четвертую, пятую, шестую, седьмую, восьмую, девятую и десятую группы 32-40 элементов И, регистр 41 входных переменных,.первый и второй регистры 42 и 43 выходных

переменных, регистр 44 промежуточных переменных, первый и второй дешифраторы 45 и 46 адреса, одиннадцатую, двенадцатую и тринадцатую группы 47- 49 элементов И, вторую, третью, чет- вертун, .пятую, шестую, седьмую, восьмую и девятую группы 50-57 элементов ИЛИ второй, третий, четвертый, пятый, тестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадгцатый, тринадцатый, четырнадцатый, пятнадцатый шестнадцатый и семнадцатый элементы И 58-73, первый, вто- - рой, третий, четвертый, пятый и шестой элементы ИЛИ 74-79, .

Блок 13 фиксации номеров вычисляемых функций (фиг, 4) представляет собой двухступенчатый регистр, каждая ступень которого включает столько триггеров, сколько логических функций

хранится в памяти устройства, и содержит первую группу 8.0 триггеров, первую и вторую группы 81 и 82 элементов И, вторую группу 83 триггеров, группу 84 элементов задержки, элемент

ИЛИ -85 и элемент 86 задержки.

Информация о вычисляемой логической фуг.кции поступает в регистр,инструкций из второго блока памяти в следующем виде

КЧИ - код числа инструкций (код числа равен количеству элементарньтх операций и & ,в вычисляемой логической ункции). Таким образом, разрядность регистра инструкций определяется наибольшим числом элементарных операций и & в вычисляемой функции или

числом инструкций по выполнению этих элементарных операций. Структура j-той инструкции и j представлена на фиг, 5. Инструкция состоит из oneрационной и двух адресных частей. Операционная часть имеет следующую структуру: первый разряд содержит признак выполняемой операции (1 - вьтолняется операция) , О - операция &), второй и пятый разряды представляют собой признаки вхождения первого и второго операндов соответственно (1 - без инверсии, О - с инверсией), третий, четвертый, шестой и седьмой разряды - признаки принадлежности первого и второго операндов соответственно (П - операнд принадлежит (t ;, )j, 01 - операнд является промежуточным результатом, 10 - операнд принадле- янт (у (tK) , on - операнд принадлежит fypCti,.,. )} ). Формат и структура инструкции остаются без изменения. Отличие от основного изобретения заключается лишь во введении дополнительного признака принадлежности (для первого и второго операндов) переменным из регистра 5. Адресная часть имеет следующую структуру: разряды 1-т первого адреса и разряды 1-т второго адреса (m logjn, где п - число, равное наибольщему номеру входных или выходных переменных) содержат адрес (номер) первого и второго операндов соответственно.

Алгоритм работы устройства для реализации логических функций представлен на 4«г. 6 и поясняет последовательность выработки управляюпфЕХ сигналов также действия, производимые по этим сигналам в соответствующих блоках устройства. Дан ное устройство работает аналогично

ление только тех логических функций из системы логических функций (СЛФ) в которые входят ггеременные,изменившие свои значения. Системы логических функций, выполняемые устройством, могут иметь вид

10

15

20

y;(ts)(tx., ), ,n,

Ур(1,.-. ), ,m, y.,(t),7 1, га&гД

,m,

где t - время начала:Выполнения очередного k-ro шага решения уравнений;

X - входные переменные; у - выходные переменные. Для определения вьтолняемых на текущем шаге работы устройства логи ческих функций необходимо фиксировать старые и новые состояния входных и выходных переменных, для чего вводятся векторы W и.Уц

25

wf

WH

x; , j l,n.

y;-«, , n+m, W, j l,n-Hn

, j

J |У|.„, .

n+m.

Значения элементов векторов W 30 и W и хранятся в разрядах регистров 4, 5 и 2, 3 соответственно. Векторы Wg и W ц состоят каждый из двух ком- понент: W, Xc, YJ , У, Х„, У„. Изменение значений входных переменшх 35 Хц, поступивших в начале текущего шага, по отношению к входным переменным Х-, сохранившимся с предыдущего шага, а также изменение значений выходных переменных У„, .сформн- известному и по управляющим сигналам Q рованных в конце предгаествующего ша о ю выполняет те же самые действия, Дополнительно в устройстве по сигналу IQ происходит сброс вновь введенного регистра 43, а по сигналу 15 происходит прием в этот регистр содержимого регистра 5.

Блок 16 синхронизации (фиг, 7) не имеет никаких изменений и содержит генератор 87 импульсов, триггер 88, два элемента И 89, элемент 90 задержки, генератор 91 тактовых импульсов, два элемента НЕ 92 и группу 93 элементов И.

Устройство работает следующим образом.

Алгоритм работы основан на выполнении следующей последовательное-, ти операций, обеспечивающей вычисга и переданных на текущий шаг, по отнощетоо к выходным перемеяным Y, хранящимся с предшествующего щага (с момента передачи пред- 45 шествующем шаге), определяют отличные от нуля значения компонент Х.,, и Y,j вектора W fw, j l, n+m. Переменные, изменившие свои значения по отношению к предшествующим зна- чениям, фиксируются единицами в разрядах рег истров 9 и 10 и определяются, по следующему правилу

WpW-Qw, j l,n+m.

Выполнение операции суммирования по модулю два осуществляется в устройстве с использованием сумматоров 6 и 7. Для определения номеров функ50

55

12576584

ление только тех логических функций из системы логических функций (СЛФ), в которые входят ггеременные,изменившие свои значения. Системы логических функций, выполняемые устройством, могут иметь вид

y;(ts)(tx., ), ,n,

Ур(1,.-. ), ,m, y.,(t),7 1, га&гД,

,m,

где t - время начала:Выполнения очередного k-ro шага решения уравнений;

X - входные переменные; у - выходные переменные. Для определения вьтолняемых на текущем шаге работы устройства логи ческих функций необходимо фиксировать старые и новые состояния входных и выходных переменных, для чего вводятся векторы W и.Уц

wf

WH

x; , j l,n.

y;-«, , n+m, W, j l,n-Hn

, j

J |У|.„, .

n+m.

Значения элементов векторов W и W и хранятся в разрядах регистров 4, 5 и 2, 3 соответственно. Векторы Wg и W ц состоят каждый из двух ком- понент: W, Xc, YJ , У, Х„, У„. Изменение значений входных переменшх Хц, поступивших в начале текущего шага, по отношению к входным переменным Х-, сохранившимся с предыдуга и переданных на текущий шаг, по отнощетоо к выходным перемеяным Y, хранящимся с предшествующего щага (с момента передачи пред- шествующем шаге), определяют отличные от нуля значения компонент Х.,, и Y,j вектора W fw, j l, n+m. Переменные, изменившие свои значения по отношению к предшествующим зна- чениям, фиксируются единицами в разрядах рег истров 9 и 10 и определяются, по следующему правилу

WpW-Qw, j l,n+m.

Выполнение операции суммирования по модулю два осуществляется в устройстве с использованием сумматоров 6 и 7. Для определения номеров функ

5

ЦИЙ СЛФ, выполняемых на текущем шаге, формируется матрица вхождения М размерности пх-Сп+га). Элемент матрицы гаIJ равен 1, если в логическую функцию для вычисления У| входит пе р еменная х;, j , или переменная У1 .ft J n+ i, m+n7, В противном случае in, j 0. Составленная таким образом матрица М хранится в блоке 11. Решаемые на текущем шаге логические уравнения определяются отличными от нуля элементами вектора решаемых уравнений

, j- TTS .

Вектор Wp определяется в результате выполнения операции W MxW{,, которая а данном устройстве реализована путем использования памяти ассоциативного типа, когда в блоке 1I зафиксированы ассоциативные признаки, соответствующие элементам матрицы вхождений М и подача на вхо блока 1 сигналов с выходов регистров 9 и 10 позволяет на выходе блока 11 получить значения элементов вектора W., которые фиксируются в блоке 13, В соответствии с Опреде-- ленными по приведенному правилу элементами вектора Wp осуществляется последовательное вычисление логических функций по определению значений у , если W./О, При этом адрес вычисляемой логической функции одно жач- йо определяется номером разрядг блока 13, для которого W.O. В соответствии с таким адресом вычисляекгая функция из блока 12 передается в опрационный блок 15. После того как вычислены логические функции, лгутя которых Wj/О, текущий шаг работы устройства завершается окончанием формирования нового слова выходной информации Y и устройство перейдет на прием очередного нового слова входной информации Х, Последователность обработки информации по шагам с момента пуска устройства при и наличии вычисляемых функций (случай 1 - , случай 2 - Wy , вычисляемые функции отсутствуют, т.е. , не представляет интереса, та как устройство вновь обращается за входной информацией и подтверждает выходные сигналы до тех пор, пока н произойдет изменение входной ин(})Ор- мацик) можно представить таким образом:

to

5

0

5

j

Нулевой шаг Первый шаг

у° v Y° н IH Y °V -Г) «

ЛиЭМ , VIiu T

уо С

1) X..

I

1 /. л„ --л, . -ewx -IH «I 2) х;,„ : x;®X° X(DO,

и

: Y°©Y5

Второй шаг

Третий ша г

3)При S, U Х ,:

-Y v -VO

--Y ,

4)При вычисляем СЛ и формируем

Yi;

1 х.-х у

/ Л. Agj , IB|,U . IH

2) x;,: x;®x; xU)x;,

Y:,: ®Y; Y;®Y:;

3)При S, 1, .

fи

-Y V -V

c

4)При вычисляем и формируем

YH ; П --у лJ, , вм

2), S

х:, ., Y;, ,

Y;I®YH ;

3)При S, 1,

О1Л „, ч

s.

« V

.v . 9« -с М

0

4) При 5у вычисляем СЛФ и формируем

Y и т,д.

При этом для третьего шага Хц - входное слово, полученное в

начале текущего (третьего шага из

внешней среды (х ) ;

U.I

отражает изменение полученного значения Х„ по отношению к значению Хр, сохранившемуся с предыду- 5 щегр шага;

отражает изменение сформированного в конце предыдущего шага значения Y по отношению к значению YJ, , сохранившемуся с предыдущего та0 ,

Y - выходное слово, сформированное в конце текущего шага, которое в начале следующего шага выдано во внешнюю среду как реакция на входное 5 воздействие, поступившее в начале текущего шага.

По сигналу Пуск запускается блок 16 синхронизации и начинает вы

рабатывать управляющие сигналы 1 и. Импульсом 1,

о устанавливаются в исходное состояние все элементы и узлы устройства, т.е. сбрасываются в нулевое состояние два регистра блока 1, регистры 2-5, сумматоры 6 и 7, регистры 9 и 10 (фиг. ),регистр 41, регистры 42 и 43 .(фиг. 3), триггер 19 признака Зд (фиг. 2) триггеры первой и второй ступени блока 13

(фиг. 4), в единичное состояние - триггер 19 признака S, (фиг. 2). В начале каждого нового шага (фиг.1) в регистре 3 записаны значения выходных сигналов, соответствующие окончанию предшествующего шага, а в регистре 4 и в регистре 5 - началу предшествующего шага. Если элемент 8 не зафиксировал изменений входных и (или) выходных сигналов, т.е. S, 0, если на выходе элемента 14 S 0, то блок 16 выдает управляющие сигналы 1,11«1э rfo сигналу 1 производится прием очередного нового слова входной информации в блок 1, Сиг- налом 2 осуществляется передача входной информации из блока 1 в регистр 2 и выходной информации из регистра 3 в блок 1. По сигналу 1j производится поразрядное сложение по модулю два содерзетшого регистров 2 и 4 в сумматоре 6 и содержимого регистров 3 и 5 в сумматоре 7, а также выдача из блока 1 выходных сигналов, которые подтверждают предьщущие сиг- налы. Если в результате вновь произведенного сравнения выявлено изменение входных, сигналов, то на выходе элемента 8 появится S,l. В этом случае блок 16 вьфабатывает сигнал , по которому производится передача признака из регистров 9 и 10 для обращения к блоку 11 памяти, а из него на вход блока 13 выдаются номера функций, в которые входят переменные изменившие свои значения. По сигналу 14 осуществляется также передача содержимого регистров 2 и 3 в регистры 4 и 5 соответственно и установка . С выхода 1 блока 13 ин- формация 6 наличии вычисляемых функций поступает на входы элемента 14. При наличии вычисляемых функций на выходе элемента 14 появится сигнал . Тогда очередной сигнал блока 16 (сигнал Ij) подается на управляющий вход блока 13, По этому сигналу с выхода 3 блока 13 выдается сигнал выборки функции из блока 12 памяти, а через выход 2 блока 13 выдается разрешение на прием результата вычисления функции в тот разряд регистра 3, номер которого соответствует номеру, вычисляемой функции. По сигналу j сбрасывается в О счетчик 22 в блоке 15 (фиг. 2) и передается содержимое регистров 2, 3 и 5 устройства в регистры 41, 42 и 43 блока

15 (фиг. 3). Далее по сигналу Ig ус танавливдется в О триггер 19 признака 8 j (фиг. 2). Сигнал Ц производит прибавление единицы в младший разряд счетчика 22 блока 15. По сигналу Ig производится опрос схемы 21 сравнения блока 15, передача инструкции, номер которой сбот- ветствует. числу в счетчике 22 и которая .выбирается дешифратором 23 блка 15, на вход узла 28 логических операций (фиг. 2 и 3). Дешифратор 23 выбирает также разряд в регистре 44, номер которого соответствует номеру выбранной инструкции, для приема промежуточного результата. При отсутствии сигнала с выхода схемы 21 блоком 16 вырабатывается сигнал Ig, по которому производится занесение результата выполненной инструкции в подготовленный для приема разряд регистра 4.4, В случае появления сигнала с выхода схемы 21 устанавливаются в единичное состояние триггеры 19 признаков S и S и из блока 16 подается сигнал Ij, по которому производится занесение результата выполненной инструкции в подготовленный дяя приема разряд регистра 3 (фиг, 1) , а через соответствующие элементы задержки производится сброс триггера 19 признака 84 и триггеров 80 второй ступени блока 13, Таким образом до выдачи сигнала со схеьал 21 производится поочередное выполнение всех инстр ук- ций вычисляемой логической функции. При выполнении последней инструкции выдается сигнал со схемы 21 и результат заносится в регистр 3, Затем процесс вычисления СЛФ повторяется для очередной функции до тех пор, пока не будут вычислены все избранные фунции. Тогда признак и ранее установленный признак 8, 0 переводит блок 16 на выдачу сигналов для приема очередного входного и выдачу полученного выходного слова. Останов устройства происходит при отключении питания.

Формула изобретения

Устройство для реализации логических функций по авт.ев, № 1164724, отличающее с я тем, что, с целью повьшения быстродействия, в операционный блок дополнительно

бвёдены второй регистр выходных переменных, одиннадцатая, двенадцатая, и тринадцатая группы элементов И, восьмая я девятая группы элементов ИЛИ, шестнадцатый и семнадцатый элементы И, причем первые входы элементов И одиннадцатой группы и синхро- вход второго регистра выходных переменных соединены с группой управляющих входов операционного блока, вторые входы элементов И одиннадцатой группы подключены к выходу регистра старых значений выходных сигналов, выходы элементов И одиннадцатой группы соединены с информационным входом второго регистра выходных переменных, выход которого подключен к первым входам элементов И двенадцатой и три

наддатой групп, вторые входы которых соединены с выходами соответственно первого и второго дешифраторов адреса, выходы элементов И двенадцатой и тринадцатой групп подключены к входам элементов ИЛИ соответственно восьмой и девятой групп, выходы шестнадцатого и семнадцатого элементов И соединены с входами со- ответственно первого и третьего элементов ИЛИ, первые входы шестнадцатого и семнадцатого элементов И подключены к вьгходам соответственно первого и второго дешифраторов признаков , а вторые входы шестнадцатого и семнадцатого элементов И соединены с выходами элементов ИЛИ соответственно восьмой и девятой групп.

.

«

Изобретение относится к вычислительной технике и может быть ис- пользовано для упр;авления технологическим оборудованием, алгоритм кочторо го описывается логическими уравнениями а также для моделирования цифровых устройств с целью их проверки и диагностики. Цель изобретения - повьгаение быстродействия. Устройство содержит блок буферных регистров, регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр старых значений входных сигналов, регистр старых значений выходных сигналов, два блока сумматоров по модулю два, два. элемента ИЛИ, регистр измененных состояний входных сигналов, регистр измененных состояний выходных сигналов, два блока памяти, блок фиксации номеров вычисляемых функций, операционный блок и блок синхронизации. Указанная совокупность элементов позволяет достигнуть цели изобретения. 7 ил. (Л NJ

JL

lM/UI4MI Tri i МП и

-«ДЛИ

, л .

С у J

, t .

(jg Устмс)(оШсост. схем устр- аГ

i

JL

Щ,хйг;:«лйгГ|

3Z

/ Jf&c; fУ/.i pgVf/1

Z

psi Xc л/у Ус - y//; .; g P .Т

( vOv f

./г /7/;Х /Д(с;у Х/у;/ Ус //у; //вл .

/

/Д(

l/g СУ O j KjBifJTfft Йг9р. fynifnf PtffPfJJ

ЩРгПР Л

(

PxWJ

{ЛГ gg- I

ji/rj I JL

KjBifJTfft Йг9р

1

yfJ(

PxWJ ff fJt

фив.в

Редактор М.Недолуженко

Составитель Г.Виталиев

Техред Л.СердюксЕГа Корректор Л,Патай

Заказ 4958/А8 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий . I13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

4

Is IB

/7

/1

gjue.J