Устройство для деления Советский патент 1986 года по МПК G06F7/52 

четвертый, пятый, шестой, седьмой, восьмой и девятый выходы блока управления подключены к управляющим входам Соответственно счетчика частного, первого мультиплексора, сумматора- вычитателя, узла схем И, второго.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах для деления чисел повышенной разрядности.

Цель изобретения - сокращение оборудования.

На фиг.1 приведена блок-схема предлагаемого устройства на фиг,2 - схема блока управления устройства , на фиг.З - блок-схема.алгоритма функционирования устройства.

Устройство (фиг.1) содержит регистр 1 делимого, регистр 2 делителя, блок 3 деления, счетчик 4 частного, умножитель 5, мультиплексор 6, блок 7 управления, сумматор-вычитатель 8, группу 9 элементов И, регистр 10 остатка, мультиплексор 11, буферный регистр 12, мультиплексор 13, демульти- плексор 14, регистр 15 частного, выходы 16-20 блока управления устройства, вход 21 блока управления устройства, выходы 22-25 блока управления устройства, выходную шину 26 сигнала окончания вычислений устройства, входную шину 27 тактовых импульсов устройства, входную шину 28 сигнала Пуск устройства, входную шину 29 числа циклов устройства, выходную шину 30 результата устройства, входные шины 31 и 32 делимого и делителя устройства.

Блок управления устройства содер- .жит счетчик 33 адреса, группу 34 элементов И, группу 35 элементов ИЛИ, регистр 36 адреса, дешифратор 37, память 38 микрокоманд, группу 39 элементов И, регистр 40 микрокоманд, группу 41 элементов И, элемент ИЛИ 42, элемент НЕ 43, элементы И 44 и 45, элемент НЕ 46, элементы ИЛИ 47, 48 и 49 И, 50 ИЛИ, 51 и 52 И, 53 НЕ .

третьего мультиплексоров, к входам инкремента и декремента счетчика частного и демультиплексора, а десятый выход является управляющим, выходом устройства. 1 з.п. ф-лы, 3 ил.

и 54 ИЛИ, счетчик 55 циклов, здемен- ты И 56 и 57 и элемент 58 задержки.

Устройство работает следующим об- I разом.

5 Микроприказы в одном такте работы блока управления могут вьтолняться одновременно либо в определенной пос ледовательности, это учтено последовательностью их записи в операторных

10 вершинах (фиг.З),

Выходам регистра 40 соответствуют следующие микроприказы: МПр 1 - ожидание начала работы; МПр 2 - увеличе15 ние счетчика адреса на 1, МПр 3 - запись начального значения частного в счетчик 4 частного МПр 4 - запис в регистр 10 результата с выходов сумматора-вычитателя 8J МПр 5 - код

20 адреса второго мультиплексора 11 и сигнал разрешения записи в буферный регистр 12J МПр 6 - код адреса первого мультиплексора 6, МПр 7 - код операции сумматора-вычитателя 8J

25 МПр 8 - ожидание результата умножения; МПр 9 - код адреса третьего мультиплексора 13 и сигнал разрешения записи в регистр 1 делимого , МПр 10 - анализ знакового разряда; МПр 113( увеличение счетчика 4 частного на 1 МПр 12 - безусловный переход по адресу микрокоманды 4; Шр 13 -уменьшение счетчика 4 частного на МПр 14 - уменьшение счетчика 55 цик3« лов на 1 и сигнал разрешения записи группы разрядов частного в соот- ветствукнцие разряды регистра 15 частного; МПр 15 - ан.ализ окончания работы устройства, МПр J6 - после ад40 реса.

Прошивка памяти микропрограмм блока управления приведена в таблице .

В исходном состоянии в регистрах 1 и 2 хранятся прямые и - разрядные коды соответственно делимого и делителя . В счетчик 55 заносится значение Q - число циклов, все остальные регистры и триггерные элементы устройства обнулены, С приходом сигнала Пуск начинается считывание из памяти микрокоманд.

При выполнении микрокоманды 2 выходы группы старших разрядов регист- ров 1 и 2 поступают на входы блока 3 деления, где формируется начальное значение частного, которое под управлением сигнала с выхода 17 записыва ется в счетчик 4 частного через время, определяемое элементом задержки, и перемножается на делитель в умножителе 5.

Результат с выходов умножителя 5 через первый мультиплексор 6 поступает на вторые входы сумматора-вычита- теля 8, где выполняется его вычитани из делимого под управлением сигнала с выхода 18 блока 7 управления.

Полученная разность через группу элементов И под управлением сигнала с выхода.16 блока 7 управления записывается в регистр 10 и через второ мультиплексор 11, управляемый сигналом с выхода 20 блока 7 управления, в буферный регистр 12, Затем вьтолня ется чтение из памяти 38 следующей микрокоманды.

При вьтолнении микрокоманды 3 в блоке 7 управления . анализируется выход знакового разряда регистра 10. Если значение, знакового разряда равно О, т. е. знак положительный, то

всегда выполняется следующая микрокоманда. Если это значение равно 1, т. е. отрицательно, то адрес следующей микрокоманды определяется полем микроприказа 16 и следующей выполняется микрокоманда 7, Результат с вы- хоДов регистра 10 через третий мультиплексор 13 под управлением сигнала с выхода 22 блока 7 управления запи сывается в регистр 1.

При выполнении микрокоманды 4 на сумматоре-вычитатале 8 вьтолняется вычитание делителя из результата на выходах регистра 1, а полученная разность записывается через группу 9 элементов И под управлением сигнала с выхода 16 в регистр,10. После этого вьтолняется микрокоманда 5, которая осуществляет анализ знакового

разряда регистра 10. Если этот знак положителен, то выполняется микрокоманда 6. При этом результат с выходов регистра 10 через третий мультиплексор 13 под управлением сигнала с выхода 22 блока 7 управления записывается в регистр 1. Этот же результат через второй мультиплексор 11 записывается в буферный регистр 12,под управлением сигнала с выхода 20 блока 7 управления. Одновременно сигналом с выхода 23 блока 7 управления выполняется увеличение на 1 начального значения частного в Счетчике 4 и осуществляется переход к микрокоманде 4. Микрокоманда 7 осуществляет суммирование на сумматоре-вычитателе 8 делителя с результатом на выходах регистра 1. Результат с выходов сумматора 8 через группу 9 элементов И под управлением сигнала с выхода 16 блока

7управления записывается в регистр 10, Этот же результат через второй мультиплексор 11 под управлением сигнала с выхода 20 блока 7 управления записывается в буферный регистр 12.

8счетчике 4 частного сигнал с выхода 24 блока 7 управления вычитает 1

из содержимого счетчика 4.

Микрокоманда 8 выполняется анало- г ично микрокоманде 5.

При выполнении микрокоманды 9 ре-, зультат с выхода буферного регистра 12 со сдвигом в сторону старших разрядов через третий мультиплексор 13 под управлением сигнала с выхода 22 записывается в регистр 1. Скорректированная группа разрядов частного с выходов счетчика 4 частного через демультяплексор 14 под управлением сигналов с выхода 25 записывается в соответствующие разряды регистра 15 частного. Содержимое счетчика 55 циклов уменьшается на 1,

При выполнении микрокоманды 10 осуществляется проверка содержимого счетчика 55 циклов на равенство нулю. Если значение на выходах счетчика 55 ненулевое,то выполняется переход к ми- крокоманде 2, в другом случае на выходе 26 блока 7 управления устанавливается значение логической единшда, что говорит о получении всех требуемых разрядов значений частного и об окончании процесса деления, При вьтолнении микрокоманды 11 результат с выходов регистра 10 через мультиплексор 13 под управлением сиг-.

71

нала с выхода 22 блока 7 управленим записьшается в регистр 1, и осуществляется возврат к микрокоманде 7.

Блой 7 управления (фиг.2) работает следующим образом.

С приходом сигнала Пуск МПр 1 - разрешает прохождение тактового импульса через элемент И 48 на вход инкремента счетчика 33 адреса, содержимое которого подается в регистр 36 адреса, запрещая одновременно запись микрокоманды с выхода памйти 38 микрокоманд в регистр 40. Таким образом подготавливается занесение микрокоманды 2 в регистр 40. МПр 1 во всех последующих микрокомандах отсутствуе и поэтому разрешение передачи тактового импульса через элемент И 49 можно получить с помощью МПр 2 или при совпадении МПр 8 и МПр 9, задер- жанных на .элементе 58 задержки. В микрокомандах 2, 4, 7 и 9 адрес следующей микрокоманды формируется путем прибавления единицы к содержимому счетчика 33 адреса. В микрокомандах 3, 5 и 8, в которых вьшолняется ана- |пиз знакового разряда регистра 10, адрес формируется по следующему правилу:- если F 21 О - то переход по содержимому счетчика 33 адреса, увеличенному на единицу, если F 21 1 - то переход по полю адреса МПр 16, которое одновременно с этим заносится в счетчик 33. В микрокомандах 6 и 11 адрес следующей микрокоманды форми- руется по полю адреса МПр 16, т. е. осуществляется безусловный переход. В микрокоманде 10 выполняется проверка на нуль содержимого счетчика 55: если F 54 1, то выполняется переход к микрокоманде 2, т. е. начинается следующий цикл, если F 54 О, то полученные все разряды частного, и формируется сигнал на выходе 26 окончания работы устройства.

Формула изобретения

1. Устройство для деления, содержащее регистр делимого, регистр делителя, блок деления, счетчик частного, умножитель, сумматор-вычитатель, регистр частного и блок управления, . причем выходы старших Р разрядов регистра делимого, где Р ь , а h - разрядность информации, подключены к первому входу блока деления, выходы старших Р разрядов регистра делителя

5

tO15 20 25

О 5

30

5

2518

подключены к второму входу блока деления, первый информационный вход ум-: ножителя подключен к выходу регистра делителя, выход блока деления подключен к информационному входу счетчика частного, первый информационный вход сумматора-вычитателя подключен к выходу регистра делимого, информационный вход регистра делимого является входной шиной делимого устройства, информационный вход регистра делителя является входной спиной делителя устройства, выход регистра частного яв- выходной шиной результата устройства, первый выход блока управления подключен к входу инкремента счетчика частного, второй выход блока управления подключен к входу управления записью счетчика частного, первый вход .блока управления является входной щиной тактовых импульсов устройства, а второй вход блока управления является входной шиной сигнала Пуск устройства, отлиЧающ,е- е с я тем, что, с целью сокращения оборудования, в него введены три 1-1ультиплексора, группа элементов И, регистр остатка, буферный регистр и демультиплексор, причем второй информационный вход умножителя подключен :К выходу блока деления, выход умножителя подключен к первому информационному входу первого мультиплексора, второй информационный вход первого мультиплексора подключен к выходу регистра делителя, выход первого мультиплексора подключен к второму информационному входу сумматора-вьгчитате- ля, разряды выхода сумматора-вычитателя подключены к первым входам соответствующих элементов И грзшпы и к первому информационному входу второго мультиплексора, выходы элементов И группы подключены к соответствующим разрядам информационного входа регистра остатка, выход регистра остатка подключен к первому информационному входу третьего и к второму информационному входу второго мультиплексоров, выход второго мультиплексора подключен к информационному входу буферного регистра, выход буферного регистра подключен к второму информационному входу третьего мультиплексора, выход третьего мультиплексора подключен к информационному входу регистра делимого, выход счетчика частного подключен к информационному входу демультиплексора, r-й выход, где г п/К, а К - разрядность выходы блока деления демультиплексора подключен к г-й К- разрядной группе разрядов информационного входа регистра частного, третий выход блока управления подключен к входу декремента счетчика частного, четвертый выход блока управления подключен к управляющему входу демультиплексора, пятый выход блока управления является выходной шиной сигнала окончания вычислений устройства, шестой вьрсод блока управления подключен к управляющему входу сзтматора-вычи- тателя, седьмой выход блока управления подключен, к управляющему входу первого мультиплексора, восьмой выход блока управления подключен к управля- щему входу второго мультиплексора девятый выход блока управления подключен к управляющему входу третьего мультиплексора, вторые входы всех элементов И группы подключены к второму выходу блока управления, четвертый вход блока управления является входной шиной числа циклов устройства, а выход знакового разряда регистра остатка подключен к третьему входу блока управления.

2. Устройство по п,1, о т л и ч а-30 ИЛИ подключен к выходу четвертого

ю щ е е с я тем, что блок управления содержит счетчик адреса, группу элементов ИЛИ, регистр микрокоманд, три группы элементов И, регистр адреса, дешифратор, память микрокоманд, четы-35 ре элемента ИЛИ, восемь элементов И, три элемента НЕ, элемент задержки и счетчик циклов, причем выходы разрядов счетчика адреса подключены к

элемента И, третий вход второго элемента ИЛИ подключен к выходу пятого элемента И, выход шестого разряда регистра микрокоманд подключен к первому входу третьего элемента ИЛИ, выход седьмого разряда регистра микрокоманд подключен к первому входу шестого элемента И, выход восьмого разряда регистра микрокоманд подключен.первым входам соответствующих элеме1 40 к первому входу седьмого элемента И,

рыход девятого разряда регистра микрокоманд подключен к первому входу четвертого элемента И, выход десятого разряда регистра микрокоманд подключен к входу декремента счетчика циклов, выход одиннадцатого разряда регистра микрокоманд подключен к первому входу пятого элемента И, выход двенадцатого разряда регистра микрокоманд подключен к первому входу . восьмого элемента И, выход тринадцатого разряда регистра микрокоманд подключен к входу элемента задержки, выход элемента задержки подключен к вторым входам шестого и восьмого элементов И, выход четвертого элемента ШШ подключен к второму входу пятого элемента И и к входу третьего элементов И первой группы, выходы элементов И первой группы подключены к первым входам соответствующих элементов ИЛИ группы, выходы элементов ИЛИ группы подключены к соответствующим разрядам З информационного входа регистра адреса, выход регистра адреса подключен к входу дешифратора, выход, дешифратора подключен к адресному входу памяти микрокоманд, разряды выхода памяти 50 микрокоманд подключены к первым входам соответствующих элементов И второй группы, выходы элементов И второй группы подключены к соответствующим разрядам информационного входа регис-55 тра микрокоманд, вторые входы элементов И первой подключены к выходу первого элемента И и к первому

входу первогЬ элемента ИЛИ, вторые ходы элементов ИЛИ группы подключены к выходам соответствующих элементов третьей группы, вторые входы элеентов И второй группы подключены к выходу первого элемента НЕ, выход, второго элемента И подключен к первым входам элементов И третьей группы, к второму входу первого элемента

ИЛИ и к входу управления записью счетчика адреса, вход первого элемента НЕ подключен к выходу первого элемента ИЛИ, выходы первых четьфех разрядов регистра микрокоманд подключены

к соответствующим разрядам информационного входа счетчика адреса и к вторым входам соответствующих элементов И третьей группы, первые входы первого и второго элементов И и вход декремента счетчика адреса подключены к выходу третьего элемента И, второй вход первого элемента И подключен к выходу второго элемента -НЕ, вход второго элемента НЕ и второй вход второго элемента И подключены к выходу второго элемента ИЛИ, первый вход второго элемента ИЛИ подключен к выходу пятого разряда регистра микрокоманд, второй вход второго элемента

элемента И, третий вход второго элемента ИЛИ подключен к выходу пятого элемента И, выход шестого разряда регистра микрокоманд подключен к первому входу третьего элемента ИЛИ, выход седьмого разряда регистра микрокоманд подключен к первому входу шестого элемента И, выход восьмого разряда регистра микрокоманд подключен11 1

та НЕ, выход седьмого элемента И под ключей к второму входу третьего элемента ИЛИ, выход восьмого элемента И подкл1бчен к третьему входу третьего элемента ИЛИ, выход третьего элемента ИЛИ подключен к первому входу третьего элемента И, выходы разрядов счетчика циклов подключены к соответ- ствукицим входам четвертого элемента ИЛИ, второй вход третьего элемента И явдяется первым входом блока управления, второй вход седьмого элемента И является вторым входся4 блока управления, второй вход четвертого элемента И является третьим входом блока управления, информационный вход счетчи ка циклов является четвертым входом блока управления, первым выходом бло ка управления является выход двенадцатого разряда регистра микрокоманд, вторым вьиодом блока управления явля

5925112

ется выход шестогс элемента И, третьим выходом блока управления является выход двадцать первого разряда регистра микрокоманд, четвертым выходом 5 блбка управления является информационный выход счетчика циклов, пятым выходом блока зшравления является выход третьего элемента НЕ, шестым выходом блока управления является выход 10 семнадцатого разряда регистра микро-. команд, седьмым выходом блока управления является выход шестнадцатого разряда регистра микрокоманд, выходы четырнадцатого и пятнадцатого разря15 дов регист1 а микрокоманд являются первым и вторым разрядами восьмого выхода блока управления, выходы во- семнадцатого и девятнадцатого разрядов регистра управления являются пер- 20 вым и вторым разрядами девятого выхода блока управления.

а ±f

ff

t 7

33

-J

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах для деления чисел повышенной разрядности. Целью изобретения является сокращение оборудования. Цель обеспечивается введением счетчика частного, трех мультиплексоров, сумматора-вычитателя, узла схем И, двух буферных регистров, демультй- плексора и блока управления. Устройство , содержит регистры делимого и делителя, блок деления, счетчик частного, умножитель, первый, второй и третий мультиплексоры, блок управления, сумматор-вычитатель, узел схем И, первый и второй буферные регистры, демультиплексор, регистр частного, входы Q - константы числа циклов, тактовый вход ТИ, вход НАЧАЛО и управляющий выход КОНЕЦ. Входы А регистра делимого и входы В регистра делителя являются информационными входами устройства, выходы группы старших разрядов регистров делимого и делителя соединены с входами блока деления, выходы блока деления подключены к информационным входам счетчика частного и первым входам умножителя, вторые входы которого вместе с вторыми информатдионными входами первого мультиплексора соединены с выходами регистра делителя, а выходы подключены к первым информационным входам первого мультиплексора, выходы первого мультиплексора соединены с первыми входами сумматора-вычитателя, вторые входы которого подключены к выходам регистра делимого, а выходы соединены с первыми информационными входами второго мультиплексора и че- рез узел схем И с входами первогб буферного регистра, выходы первого буферного регистра подключены к вторым информационным входам второго мультиплексора и первым информационным входам третьего мультиплексора, выходы второго мультиплексора соединены с входами второго буферного регистра, чьи выу.оды со сдвигом в сто- . рону старших разрядов подключены к вторым информационным входам третьего мультиплексора, выходы которого соединены с входами регистра делимого, выходы счетчика частного через демультиплексор подключены к входам регистра частного, чьи выходы С являются информационными выходами устройства, выход знакового разряда первого буферного регистра соединен также с первым входом блока управления, второй вход которого является входом числа циклов, третий вход - тактовым входом, а четвертый вход - входом начала работы, первый, второй, третий. (Л ю ел со N9 СЛ

2У

ran

{33

т

3S

г/

X

C55ZD

Редактор О.Юрковецкая

(Стоп

Фиг.З

Составитель С.Силаев Техред И,Попович Корректор А.Тяско

Заказ 5122/46Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4