Устройство для поверки ваттметров Советский патент 1986 года по МПК G01R35/00 

« Изобретение относится к электроиз мерительной технике и преимущественно может быть использовано при повер ке электроизмерительных приборов. Цель изобретения - повьшение точности устройства. На фиг.1 изображена функцион;аль ная электрическая схема устройства; на фиг.2 - схема микропропессора, ва риант исполнения. Устройство содержит генератор 1 эталонной частоты, ключ 2, управляемую линию 3 задержки, коммутатор 4 напряжения, источник 5 напряжения, прецизионный делитель 6 напряжения, поверяемый прибор 7, микропроцессор 8, перестраиваемый делитель 6 частоты, коммутатор 10 тока, образцовый прибор 11, источник 12 тока и прецизионный делитель 13 тока, причем вы.ход генератора 1 эталонной частоты соединен с входом ключа 2, выхоД которого подключен к информационному входу перестраиваемого делителя 9 частоты, а управляющий вход - к первому выходу микропроцессора 8, вторым выходом соединенного с управляющим входом управляемой линии 3 задержки, информационный вход которой соединеи с точкой, объединяющей выход перестраиваемого делителя 9 частоты и управляющий вход коммутатора 10 тока, а выход подключен к управляющему входу коммутатора 4 напр)яжения, своими выходами подключенного к параллельно соединенным измеритель ным цепям напряжения образцового 11 и поверяемого 7 приборов, последовательно соединенные измерительные цепи тока которых подключены к выходам коммутатора 10 тока, по информационному входу соединенного с выходом прецизионного делителя 13 тока, информационный вход которого соединен с выходом источника 12 тока, а управ ляющий - с пятым выходом микропроцес сора 8, своим третьим вьпсодом подклю ченного к управляющему входу прецизи онного делителя 6 напряжения, информационный вход которого соединен с выходом источника 5 напряжения, а выход - с информационным входом коммутатора 4 напряжения, микропроцессор 8 по своему четвертому выходу подключен к управляющему входу перестраиваемого делителя 9 частоты., Микропроцессор 8 содержит формиро ватель 14 адресных шин, оперативное 12J запоминающее, устройство 15, блок 16 управления передачей данных, микропрограммную память 17, первый буферньш регистр 18, центральный процессорный элемент 19, блок 20 микропрограммного управления, генератор 21 тактовых импульсов .J блок 22 приоритетных прерываний и второй буферный регистр 23. При этом в микропроцессоре 8 выход генератора 21 тактовых импульсов сое,|динен с точкой, объединяющей первый вход второго буферного регистра 23, первый вход блока 22 приоритетных прерываний и первые входы блока 20 микропрограммного управления и центрального процессорного элемента 19, первым выходом подключенного к BTopot-ry входу -блока 20 микропрограммного ;1травления, по первому выходу соединенного с входом микропрограммной памяти 17, первый и второй выходы которой подключены соответственно к первым входам формирователя 14 адресных шин и блока 16 управления передачей данных, по первому выходу соединенного с вторым входом центрального процессорного элемента 19, вторым выходом подключенного к второму входу формирователя 14 адресных шин, выход которого соединен с первым входом оперативного запоминающего устройства 15, своим выходом подключенного к третьему входу блока 16 управления передачей данных, вторым выходом соединенного с третьим входом блока 20 микропрограммного управления, четвертый вход которого подключен к третьему выходу микропрограммной памяти 17, по четвертому выходу соединенной через первый буферный регистр 18 с третьим входом центрального процессорного элемента 19, третьим выходом подключенного к второму входу блока I6 управления передачей данных, соединенного по третьему выходу с вторым входом оперативного запоминающего устройства 15, а четвертый вход центрального процессорного элемента 19 через второй буферный регистр 23 подключен к выходу блока 22 приоритетных прерываний, по второму входу соединенного с вторым выходом блока 20 микропрограммного управления. Формирователь 14 адресных шин редназначен для организации передаи данных между центральным процесорным элементом 19, оперативным запоминающим устройством 15 и внешними абонентами.

Оперативное запоминающее устройство 15 служит для промежуточного хранения информации о внешних абонентах и результатов операций, вьтолняемых центральным процессорным элементом 19. Оно вьтолнено на микросхемах серии К565РУ2 и набирается платами емкостью по четыре килобайта каждая. Дешифрация плат, а также адресация внутри плат осуществляются адресом, образуемым на адресных шинах центрапьного процессорного элемента 19.

Блок 16. управления передачей данных предназначен для организации обмена информацией узлов микропроцессора 8 между собой, а также с внешними абонентами. На его основе организуется интерфейс ввода - вывода информации.

Микропрограммная память 17 необходима для записи и хранения микропрограмм работы устройства и реализована на микросхемах КР556РТА в виде страниц матричного типа.

Буферный регистр 18 микрокоманд предназначен для промежуточного хранения разрядов микрокоманды, считываемой из микропрограммной памяти 17. Такое включение обеспечивает совмещение цикла выполнения текущей микрокоманды, хранимой в буферном регистре . 18 микрокоманд, и выбора адреса следующей микрокоманды, что позволяет существенно увеличить скорость выполнения программ, т.е. повысить быстродействие микропроцессора 8.

Основным узлом микропроцессора 8 является 32-разрядный центральный . процессорный элемент 19, реализованный на элементах К589Ж02 с элементами ускоренного переноса К589ИКОЗ и непосредственно вьтолняющий требуемые арифметические операции. -Управление центральным процессорным элементом 19 осуществляется микропрограммно стандартным для серии К589 способом. Код микрокоманды передается по первому входу центрального процессорного элемента 19 и состоит из двух полей - функциональной группы (Fгруппы), определяющей тип выполняемой операции, и группы регистров (R-группы), определяющей, какой Кз внутренних регистров участвует в операции .

Блок 20 микропрограммного управления,, выполненный на основе микро2673124

схемы К589ИК01, служит для управления последовательностью выборки микрокоманд из микропрограммной памяти 17, а также для управления тремя ре5 гистрами флажков, которые используются для организации условных переходов по признакам, вьфабатываемым центральным процессорным элементом 19. При этом используется стандарт10 ная система переходов к следующему адресу микрокоманды. . .

Генератор 21 тактовых импульсов необходим для задания временной сетки работы микропроцессора 8.

15 Блок 22 приоритетных прерываний предназначен для организации прерывания основной программы и перехода к вьшолнению подпрограммы по командам оператора.

20 Буферный регистр 23 .служит для

осуществления временной развязки между выполнением операций прерывания в центральном процессорном элементе 19 и вьщачей кода следующего прерывания. 25 Процесс поверки осуществляют следующим образом.

Оператор осуществляет ввод в микропроцессор 8 значений коэффициента мощности, частоты поверочного сигна,Q ла и поверяемой отметки. После этого микропроцессор 8 производит установку коэффициентов деления прецизионных делителей 6 и 13 напряжения и тока в соответствии со значением поверяемой отметки; задает коэффициент

35 деления перестраиваемого делителя 9 частоты, исходя из требуемой частоты поверочного сигнала; определяет значение временной задержки At по формуле

40

4i2T ТТ

At

jr

где it - временной сдвиг между испытательными сигналами напряжения и тока; 2т - период испытательного сигнала;

- фазовый сдвиг между векторами напряжения и тока в поверяемом приборе.

Полученное значение t записывается в управляемую линию 3 задержки. После выполнения указанных операций микропроцессором 8 формируется сигнал, по которому открывается ключ 2 и импульсы с выхода генератора 1 эталонной частоты начинают поступать на информационный вход перестраиваемого делителя 9 частоты, которым про изводится деление поступающей на его вход импульсной последовательности в соответствии с требуемым значением частоты поверочного сигнала. С выхода перестраиваемого делителя 9 часто ты импульсы поступают н информацион ный вход управляемой линии 3 задержки и на управляющий вход коммутатора 10 тока. Коммутатором 10 тока производится коммутация, подаваемого на его информационный вход уровня постоянного тока с положительного значе ния на зтрицательное и наоборот. Управляемая линия задержки 3 для задания фазового сдвига между векторами напряжения и тока Таким образом, на управляющий вход коммута тора 4 напряжения импульсы поступают с требуемой временной задержкой. Ком мутатор 4 напряжения производит попе ременное переключение уровня постоян ного напряжения с положительного зна чения на отрицательное и наоборот. Уровни постоянного напряжения и тока поступают на информационные входы коммутаторов 4 и 10 напряжения и тока от источников 5 и 12 напряжения и тока соответственно через прецизионные делители 6 и 13 напряжения и тока. Прецизионными делителями б и 13 напрялсения и тока осуществляется установка требуе1«1Ь х амплитудных значений формируемого сигнала. Для этого На их управляющие входы с микропроцессора 8 поступают коды коэффициентов деления, изменяющиеся в соответствии с номером поверяемой отметки. Таким образом, на выходах прецизионных коммутаторов 4 и 10 напряжения и тока формируются последовательности импульсов прямоугольной формы типа меандр. Закон их формирования имеет вид a,О ;t и Т; U(t) . -а, Т t «: 2Т; b,О te Т; I(t) -Ь, Т t 2Т, где а амплитудное значение испытательного сигнала напряжения; Ь амплитудное значение испытательного сигнала тока. Сформированные импульсные иоследо вагельности поступают на соответствующие измерительные .цепи поверяемого 7 и образцового . 11 приборов. Пока зания приборов вводятся оператором в микропроцессор 8, которым и осуществляется вычисление значений погрешностей в поверяемой отметке и сравнения их с допустимыми с целью определения соответствия поверяемого прибора 7 установленному классу точности. Описанный проце1сс осуществляется во всех поверяемых отметках. Микропроцессор 8 работает следующим образом. По пусковой команде с блока 16 управления передачей данных в блок 20 микропрограммного управления поступает сигнгш, инициирующий формирование первого адреса микрокоманды, поступающего на адресные шины микропрограммной памяти 17. На информационных выходах микропрограммной памяти I 7 формируется код первой микрокоманды, поле которой, содержащее 26 бит, условно можно разбить на следующие составляющие: 7 бит - для управления выбором адреса следующей микрокоманды; 1 бит - функция загрузки адреса микрокоманды; 4 бита - для управления признаками (флагами) блока 20 микропрограммного управленияj 7 бит - код мнкрофункции, реализуемой центральным процессорным элементом 19; бит реализует условную синхронизацию; 1 бит подается на шину маски; 2 бита используются для управления прерываниями, разрешая соответственно запись и считывание кода уровня приоритета выполняемой программы; 3 бита предназначены для управления передачей данных посредством формирователя 14 а,цресных шин и блока 1 б управления передачей данных между центральным процессорным элементом 19, оперативным запоминающим устройством 15 и внешними блоками. Код микрофункции по четвертому выходу микропрограммной памяти i 7 поступает на первый вход блока 20 микропрограммного управления и представляет собой условие, по которому выбирается следующий адрес шкрокомандьь Блок 20 микропрограммного управления, ан;1лизируя состояние этого входа, а также второго и третьего входов, подключен1 ых соответственно к второму выходу блока 16 управления передачей даншз1Х и первому вькоду центрального процессорного элемента 19, форь-шрует адрес следующей микрокоманды. Эта операция повторяется при выполнении всей программы работы Последовательность кодов, формируемая на третьем выходе микропрограммной памяти 17, поступает на вход буферного регистра 18 микрокоманд и далее на первый вход центрального процессорного элемента 19. В соответствии с поступающими кодами центральным процессорным элементом 19 вы полняется последовательность операций, представляющих собой программу обработки входных данных. Помимо это го центральным процессорным элементом 19 по второму и третьему выходам формируются адрес и код разрещения, поступающие на вторые входы формирователя 14 адресных щин и блока 16 управления передачей данных. В зависимости от управляющих сигналов, фор мируемых на первом и втором выходах микропрограммной памяти 17 и поступающих на первые входы формирователя 14адресных шин и блока 16 управления передачей данных, происходит их совместная или избирательная инициализация. Б дальнейщем входная информация, поступающая по магистрали С в блок 16 управления передачей данных, транслируется последней либо в оперативное запоминающее устройство 15, либо по второму входу в централь ный процессорный элемент 19. Формиро вание адресов записи информа1,ии в оперативное запоминающее устройство 15производится центральным процессорным элементом 19 совместно с формирователем 14 адресных шин. При работе микропроцессора 8 обмен данными и результатами вычислений между оперативным запоминающим устройством 15 центральным процессорным элементом 19 и внешними абонентами осуществля ется посредством блока 16 управления передачей данных. Формула изобретения 1. Устройство для поверки ваттмет ров, содержащее фазозадающую цепь, источники напряжения и тока, клеммы для подключения поверяемого прибора и образцовый прибор, измерительная цепь тока которого подключена к клемме для подключения токовой цепи поверяемого прибора, отличающ е е с я тем, что, с целью повьппения точности, в него введены генератор эталонной частоты, ключ, перестраиваемый делитель частоты, прецизионные делители напряжения и тока, коммутаторы напряжения и тока и микропроцессор, а фазозадающая цепь выполнена в. виде управляемой линии задержки, причем выход генератора эталонной частоты соединен с входом ключа, выход которого подключен к информационному входу перестраиваемого делителя частоты, а управляющий вход - к первому выходу микропроцессора, вторым выходом соединенного с управляющим входом управляемой линии задержки, информационньй вход которой соединен с выходом перестраиваемого делителя частоты и управляющим входом коммутатора тока, а выход подключен к управляющему входу коммутатора напряжения, своими выходами подключенного к клеммам для подключения измерительных цепей напряжения поверяемого прибора и измерительным цепям напряжения образцового прибора, измерите31ьная цепь тока которого подключена к выходу коммутатора тока, информационный вход которого соединен с выходом прецизионного делителя тока, информационный вход которого соединен с выходом источника тока, а управляющий - с пятым выходом микропроцессора, своим третьим выходом подключенного к управляющему входу прецизионного делителя напряжения, информационный вход которого соединен с выходом источника напряжения, а выход - с информационным входом коммутатора напряжения, микропроцессор по своему четвертому выходу подключен к управляющему входу перестраиваемого делителя частоты, а вторая клемма для подключения измерительной цепи тока поверяемого прибора подключена к входу коммутатора тока. 2. Устройство, по п.1, о т л и чающееся тем, что микропроцессор содержит формирователь адресных шин, оперативное запоминающее устройство, блок управления передачей данных, микропрограммную память, первый и второй буферные регистры, центральный процессорный элемент, блок микропрограммного управления, блок приоритетных прерываний и генератор тактовых импульсов, выход которого подключен к первому входу второго буферного регистра, лервому 91 входу блока приоритетньк прерываний и первым входам блока микропрограммного управления и центрального процессорного элемента, первым выходом подключенного к второму входу блока микропрограммного управления, по пер вому выходу coeдинeннof o с входом микропрограммной памяти, первый и второй выходы которой подЮгючены соответственно к первым входам формиро вателя адресных шин и блока управления передачей данных, по первому выходу соединенного с вторым входом центрального процессорного элемента, вторым выходом подключенного к второ му входу формирователя адресных шин, выход которого соединен с первым вхо дом оперативного запоминающего устройства, своим выходом подключенного к третьему входу блока управления 1210 передачей данных, вторым выходом соединенного с третьим входом блока микропрограммного управления, четвертый вход которого под слючен к третьему выходу микропрограммной памяти, по четвертому выходу соединенной через первый буферный регистр с третьим входом центрального процессорного элемента, третьим выходом подключенного к второму входу блока управления передачей данных, соединенного по третьем г выходу с вторьм входом оперативного запоминающего устройства, а четвертый вход центрального процессорного элемента через второй буферный регистр подключен к выходу блока приоритетных прерываний, по второму входу сов,а;иненного с вторым выходом блока микропрограммного управления .

Изобретение относится к области электроизмерительной техники. Может быть использовано при поверке электроизмерительных приборов. Цель изобретения - повышение точности устройства. В устройство, содержащее источник 5 напряжения, источник 12 тока, фазозадающую цепь, образцовый 11, поверяемый 7 приборы, для достижения цели введены генератор 1 эталонной частоты, ключ 2, перестраиваемый делитель 9 частоты, прецизионные делители 6 напряжения и 13 тока, коммутаторы 4 напряжения и 10 тока, микропроцессор 8, а фазозадакяцая цепь выполнена в виде управляемой линии 3 задержки. В материалах изобретения раскрыт возможный вариант построения микропроцессора 8. Импульсные последовательности поступают на соответствующие измерительные цепи поверяемого 7 и образцового 11 приборов. Показания приборов вводятся оператором в микропроцессор 8, которым и осущест- о вляется вычисление значений погреш- ностей в поверяемой отметке и сравне- /Л ния их с допустимыми с целью опреде- ления соответствия поверяемого прибора 7 установленному классу точноети. 1 з.п. ф-лы, 2 ил.г