Ассоциативное запоминающее устройство Советский патент 1986 года по МПК G11C15/00 

Изобретение относится к вьмислн- тельной технике и может быть использовано, в качестве ассоциативного запоминающего устройства ЭВМ и в качестве элемента в ассоциативных процессорах при парал лелвной и матричной обработке данных.

Цель изобретения - повьшение быстродействия устройства и расЕшрение его функциональных возмош1ост(2й за счет выполнения в нем дополнительных логических операций.

На чертеже изображена структурная схема ассоциативного запоминающего устройства (АЗУ),

Устройство содержит матричный накопитель, состоящий из запоминающих ячеек 1, каждая из которьк содержит запоминающие элементы 2. Каждый запоминающий элемент содерлсит триггер 3, блок 4 сравнения, группу, состоящую из элемента И 5 и элемента И 6 .

Устройство также содержит логические блоки 7. Каладый блок 7 управляется сигналами, поступающими по шине 8 сброса, шине 9 опроса, шине 10 чтения. Каждый блок 7 содержит первый элемент И 11, второй элемент И 12, третий элемент И 13, элемент И-НЕ 14, элемент ИЛИ-НЕ 15 и триггер 16. К блокам 7 подключены также шина 17 блокировки обращения, шина 18 формирования массива. Блоки 7 соединены с 19 результата сравнения, шиной 20 записи, 21 разрешения чтения и записи 22. Запоминающие элементы 2 подключены к информационным шинам 23 и шинам 24 маски . Элемент И 13 имеет 255 причем выход 25 последнего элемента И 13 является индикаторНЬЕ-. выходом устройства.

АЗУ работает cлeдyюDJ;им образом.

На шины 23 параллельными подается для сравнения искомое число. Совпадение его с данными одной из строк матрищ, АЗУ формирует на выходе блока 4 сравнения каждого разряда сигнала 1, которьш по объеди- няющей эти выходы шине 19 поступает на триггер 16 через время у paisHoe переходному процессу в запоминающем элементе 2 строки подается импульс опроса, по которому результат сравнения в каждой строке запоминается на триггерах 16.

Разряды, подлежащие исключению из операций сравнения, ма сируются

0

5

5

0

5

0

5

путем подачи единичного уровня на соответствующие разряды шин 24.

При совпадении данных определенной строки триггер 16 устанавливается в единичное состояние. Прямой выход триггера 16 при наличии сигнала Нет блокировки на шине 17 разрешает прохождение сигнала Запись, Чтение через элементы И 12 и 11 соответственно на шины 22 и 21, Сигнал Нет блокировки формируется либо извне (высокий потенциал на шине 17), либо внутри матрицы от строки к строке через элементы И 13 от триггера 16 предьщуш;ей строки находящегося в состоянии- 1.

Инверсный выход триггера 16 через элемент И 13 и шины запрещает Чтение и Запись во все последующие строки матрицы. Кроме того, с этого выхода триггера 15 в последней строке формируется выходной сигнал Нет информации через элемент И 13. Операция Чтение или Запись осуществляется подачей на шину 10 или 20 соответственно сигнала 1, который через элементы И 11, и 12 подается на , шины 21 и 22 при условии, что на входе элементов И 11 и 12 существуют сигналы Нет блокировки и единичный сигнал триггера 15. Чтение или запись числа в элементы 2 каждой строки производится через элементы И 5 и 6 соответственно при наличии сигналов на шинах 21 или 22. При этом в режиме чтения число параллельным кодом из триггеров 3 поступает на шины 23 через элемент И 5, В режиме Запись на эти шины подается записываемое число, которое поступает на вход . триггера 3. Для о(5еспечения записи в триггер на его вход С через элемент И 6 поступает сигнал Запись по шине 22 при условии отсутствия сигнала Маска на входе элемента И 6,

При окончании операции записи или чтения в выбранную строку триггер 16 сбрасывается в О через элемент 1-ШИ-НЕ 15. При этом прекращается выдача блокирующего сигнала с логического блока 7 этой строки на другие логические блоки 7 других строк, т.е.. разрешается чтение или запись в след тощуьз строку, в логическом блоке которой триггер 16 находится в единичном состоянии.

Нахождение чисел X + Л X о сзш ест- Бляется в два такта. Вначале нахо31

дятся числа X - лХ, где X подается на шины 23, а дХ - на шины 24.1 на шину 9. При отсутствии сигнала Нет информации на шину 10 подается сигнал Чтение и с шин 23 снимается результат. Затем находится X +ЛХ, где X + йХ X. Значение X, -UX Находятся так же, как X - ЬХ.

Для нахождения группы чисел (массива) или сложных выражений с пере- менной длиной по части совпавших значений, а также для работы с таблицами накопитель разбивают на поля поле управляющих кодов и поле массивов чисел или сложных выражений. По- ля записываются по строкам последовательно строка за строкой в накопитель .

В начале и в конце записи в поле

управляющих кодов записывается ключ.

Для нахождения необходимого массива или выражения выдается код ключа на шины 23 и маскируются те разряды, которые относятся к рабочему полю. При отсутствии сигнала на шине 25 на ши- ну 18 подается сигнал Массив, кото.рый, начиная с логического блока 7 строки, содержащей информацию ключа, устанавливает через элемент И 13 в единичное состояние триггеры 16 всех последующих логических блоков 7.

При выводе информации часть разрядов управляющего поля соединяется с шинами 8,9,10,20,18, которые уп равляют работой матрицы. При оконча- НИИ чтения или записи на шину 8 поступает с управляющего поля сигнал сброса элементов памяти логических блоков 7 через элемент ИЖ-НЕ 15.

. Для нахождения сложного вьфажения по его части, схема соединений остается такой же, как и работа по ключу только в управляющих разрядах поля управления всегда пишется условный код. Этот код может быть использован для поиска другой части сложного выражения путем его дополнения искомым числом или его частью.

Формула изобретения

Ассоциативное запоминающее устройство, содержащее матричный накопитель, логические блоки, каждьй из которых

ВНИИПИ Заказ 6687/48

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

5

О

0

0

5

0 5

0

10

содержит первьп и второй элементы И, первые входы котррых подключены к прямому выходу триггера, причем одни из входов и выходы запоминающих элементов каждой строки матричного накопителя подключены соответственно к шинам разрешения записи и чтения и к шине результата сравнения, другие входы запоминающих элементов каждого столбца матричного накопителя подключены к соответствующим информационной шине, шине маски, о т- ли чающееся тем, что, с целью повьш1ения быстродействия устройства и расширения его функциональных возможностей за счет выполнения в нем дополнительных логических оцера- ций, в каждый логический блок введены третий элемент И, элемент И-НЕ и элемент ИЛИ-НЕ, причем первый вход триггера подключен к шине результата сравнения, второй вход - к шине опроса, вторые входы первого и второго элементов И соединены соответ - ственно с шинами чтения и .записи, выход первого элемента И подключен к шине разрешения чтения и первому входу элемента ИЛИ-НЕ, выход второго элемента И соединен с шиной разрешения записи и вторым входом элемента ИЛИ-НЕ, третий вход элемента ИЛИ- НЕ подключен к шине сброса, выход элемента ИЛИ-НЕ подключен к третьему входу триггера, четвертый вход которого соединен с выходом элемента И-НЕ, инверсный выход триггера подключен к первому входу третьего элемента И, первый вход третьего элемента И подключен к шине формирования массива, вторые входы третьего элемента И и элемента И-НЕ и третьи входы первого и второго элементов И каждого логического блока, кроме первого, подключены к выходу третьего элемента И, предшествующего логического блока, вторые входы третьего элемен- . та И и элемента И-НЕ и третьи входы первого и второго элементов И первого логического блока подключены к шине блокировки обращения, выход третьего элемента И последнего логического блока является индикаторным выходом устройства.

Тираж 543 Подписное

Изобретение относится к вычислительной технике и может быть использовано в качестве ассоциативного запоминающего устройства ЭВМ и В качестве элемента в ассоциативных процессорах при параллельной и матричной обработке данных. Цель изобретения - повьшение быстродействия устройства и расширение его функциональных возможностей за счет выпол-: нения в нем дополнительных логических операций. Устройство содержит матричный накопитель,-состоящий из запоминающих ячеек 1, каждая из которых содержит запоминающие элементы 2, каждый из которых, в свою очередь, содержит триггер 3, блок 4 сравнения, элементы И 5 и 6. Устройство также содержит логические блоки 7, каждый из которьгх содержит элементы И 11-13, элементы И-НЕ 14 и 15 и триггер 16.1 ип. с (О (Л aSitSf t paipfS г розря гз . pajpf