Вычислительное устройство Советский патент 1981 года по МПК G06F7/38 

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТЮЙСТВО

I

Изобретение относится к вычислительной технике и может найти применение в вычисли тельных машинах любого назначения.

Известно вычислительное устройство, построенное по блочному принципу и выполняющее независимо и параллельно арифметические операции над числами с фиксированной запятой и с плавающей запятой 1.

Недостатки известного устройства - большой о&ьем аппаратурных затрат, повышение мощности потребления и малый коэффициент использования аппаратуры.

Наиболее близким к предлагаемому являет:ся вычислительное устройство, содержащее умножитель, сумматор, устройство управления и регистры 2.

Недостаток указанного устройства состоит в узких функциональных возможностях, заключающихся в отсутствии эффективной обработки чисел двойного формата, чисел с плавающей запятой и некоторых сложных операторов, что не позволяет использовать данное устройство в вычислительных машинах, требующих обработки больишх массивов информации;

Цель изобретения - повьш1ение гибкости и эффективности работы устройства.

Поставленная цель достигается тем, что в вычийгательное устройство, содержащее пять регистров, умножитель, два сумматсфа, блок анализа знаков, блок нсфмализации, блок переноса, блок выравнивания порядков, блок управления, причем выходы блока управления с первого по шппой соеданены с управляющиьш входами блока выравнивания порядков, блока переноса, блсжа нс мализации н сумматоров. Т1ервый вход блока управления соединен с выходст блока анализа знаков, первый информационный вход которого соедини с первым выходом первого регистра, второй выход которого соединен с первым информационным входом умножителя, второй ннформацисншый вход кот(фого соединен с выходом втсфого регистра, выход блока nepenoica соединен с первым информационным входом первого «уммхторя, первый выход которого соединен с первым информационным входом блока переноса, второй выход первого сумматора соединен с первой выходной шиной устройства, вторая

выходная шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которого соединен с информационным входом блока выравнивания порядков, нервые информационные входы первого и четвертого, второго и пятого регистров соединены соответственно с первой и второй входными шинами устройства, введены четыре регистра и семь коммутаторов, гфичем первый и второй выходы умножителя соединены соответственно с первыми информационными входами шестого и седьмого регистров, первый выход шестого регистра соединен со втор.ым информационным входом седьмого регистра, выход которого и второй выход шестого регистра соединены соответственно с первым и вторым информационными входами первого коммутатора и со вторым и третьим информационными входами блока переноса, третий информационный вход первого коммутатора соединен с выходом восьмого регистра, первыми информационными входами второго и третьего коммзтаторов и со вторым информационным входом блока анализа знаков, третий информационный вход которого соединен со вторым .-информационным входом Второго коммутатора, вторым информационным входом второго регистра, выходом девятого регистра и со вторым информационным входом третьего коммутатора выход которого соединен с первым информационным входом блока нормзлизащт, первый выход которого соединен с первым управляю, щим входом четвертого коммутатора, первый информационный вход которого соединен с первой входной шиной устройстве, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвертым информационным входом первого коммутатора и первым янформашонным входом пятого коммутатора, вtopoй информационный вход которого соединен со вторым выходом

пер&ого регистра и с третьим информационным входом четвертого коммутатора, пятый вход которого соединен с вьрсодом третьего коммутатора, третий и четвертый информационные входы которого соединены соответственно с третьей и четвертой входными щитами устройства, третий информационный вход дятого коммутатора соединен с третьей входной шиной устройства, выходы первого и четвертого коммутаторов соединены соответственно со вторым и третьим информационными входами первого сумматора, второй выход которого соединен с первыми информационными входами восьмого и девятого регистров, вторые информационные входы которых соединены с пятой входной ишной устройства, выход блока выравнивания порядков соединен со вторым входом блока управления и с первыми управляющими

входами второго и пятого коммутаторов, с первым управляющим входом первого коммутатора и вторым управляюшим входом четвертого коммутатора, выход пятого коммутатора соединен с пятым информационным входом первого коммутатора, второй выход блока нврмализации соединен со вторым управляюшим входом первого коммутатора и с первым информационным входом шестого коммутатора, второй информационный вход которого соединен с выходом пятого регистра и с первым информционным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвертого регистра, третьи информационные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса, четвертый информационный вход пятого коммутатора соединен с шестой входной шиНой устройства, седьмая входная шина устройства соединена со вторым информационным входом первого регистра, управляющий вход блока анализа знаков соединен с шестым выходом блока управления, управляющие входы первого, второго, третьего, четвертого, пятого, восьмого и девятого регистров соединены с седьмым выходом блока управления, восьмой выход которого соединен с управляющими входами шестого и седьмого ком мутаторов, управляющий вход умножителя соединен с девятым выходом блока:у71равления, десятый выход; которого соединен с первым управляющим входом шестого регистра и управляющим входом седьмого регистра, второй управляющий вход шестого регистра соединен с оданнадцатым выходом блока управления, двенадцатый выход которого соединен с утфавляющим входом трезъего коммутатора, третьи управпяюише входы первого и четвертого коммутаторов и вторые управляющие входы второго и третьего коммутаторов соединены с тринадцатым выходом блока управления.

Кроме того, блок управления содержит память шкpoкoмaнд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор, группы элементов И, триггер, грушы регистров, группы элементов ШШ, регистры, первый, второй, третий и четвертый элементы И, причем выход памяти микрокоманд соединен с информационным входом регистра микрокоманд, управляющий вход которого соединен с первьпм выходом генератора импульсов, второй выход которого соединен с первьпи управляющим входом счетчика,, второй управляющий вход которого соединен с первым выходом регистра микрокоманд, второй выход которого соединен с 58 первым информационным входом счетч жа, Btoрой информационный вход которого соединен с первым выходом первого регистра, информационный вход которого соединен с управляюида входом памяти микрокоманд и с выходом счет чика, третий управляющий вход которого соеди нен со вторым выходом первого регистра и с первыми входами элементов ИЛИ первой груп пы, вторые входы которых соединены с выхода ми регистров первой группы, информационные входы которых соединены с первым выходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соещшены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора, четвертый выхоД которого соединен с информационным входом второго регистра, пятый выход дешифратора соединен с информационными входами регистров второй группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соедине ны с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информационным входом триггера, управляющий вход которого соединен с пятым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второгр, третьего и четвертого элементов И, вторые входы которых соединены соответственно с шестым, седьмым, восьмым и девятым выходами дешифратора, десятый f одиниадцатый и двенадцатый ВЫХОДЫ; которого соедииены с информащюнными входами регистров третьей, четвертой и пятой групп, вход дешифратора соединен с третьим выходом регистра микрокоманд, второй вход блока соединен с третьим информациой иым входом счетчика, выходы регистров третьей группы соединены со вторьпли входами элементов ИЛИ третьей группы, выходы перво го, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьим и вторым выходами блока, вьЬсоды элементов ИЛИ первой, второй и третьей групп соединены с четвертым, пятым и тринадцатым выходами блока соответственно, выходы элементов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно, выходы регистров второй, четвертой и пятой групп соединены с десятым, девятым и восьмым выходами блока соответственно, выход триггера соединен с одиннадцатым выходом блока. На фиг. 1 представлена схема вычислительн го устройства; на фиг. 2 - схема блока управ ления. Устройство содеряагг блок 1 7фзвлення, блок 2 выравнивания порядков, блок 3 анализа знаков, регистры 4-12, умножитель 13., коммутаторы 14-20, сумматоры 21 и 22, блок 23 переноса, блок 24 нормализации, входные шины 25-31, выходные шины 32 и 33. Блок 1 управления содержит память 34 микрокоманд, регистр 35 микрокоманд, счетшпс 36, генератор 37 импульсов, дешифратор 38, группы элементов И-39 и 40; триггер 41, группы регистров 42-46, группы элементов ИЛИ 47-49, регистрры 50 и 51, элементы И 52-55, входы 56 и 57, выxoдьj 58-70. Числа с плавающей запятой представлены (п-4)-разрядной мантиссой со знаком в стар- . шем разряде и 4-разрядным шестнадцатиричным порядком. Устройство работает следующим образом. Память 34 микрокоманд, предназначенная для хранения микрокоманд, с помощью которых выполняется реализация арифметических и логических операций,.управляется через счетчик 36 тактовыми сигналами с генератора 37. Последовательность считывания микрокоманд осуществляется счетчиком 36, очереднсж адрес памяти 34 микрокоманд в котором форм1фует ся путем увеличения на 1 предыдущего адреса за счет очередного тактового импульса с генератора 37. Адресация памяти 34 может быть и произвольней. Это достигается подключением одного из выходов регистра 35 ко входу счетчика 36. При обработке чисел с плавающей запятой в случае обнуления разности порядков или переполнения разрядной сетки блоком 2 выравнивания порядков формируется информация, по которой происходит останов выполнения текущей микропрограммы и запись в счетчик 36 адреса,который вызывает из памяти 34 протрамму обработки данного прерывания. Одновременно в регистр 51 с выхода счетчика 36 поступав ет адрес последующей микрокоманды прерванной программы. После обработки программы прерывания последняя микрокоманда этой npoi-, раммы вызывает запись содержимого регистра 51 в счетчик 36, в результате чего прерванная программа возобновляет работу. Считанная микрокоманда с памяти 34 поступает в регистр 35, в котором запись осуществляется по тактовому сигналу с генератора 37. Этот регистр хранит текущее значение всех зон или полей микрокоманды. С выхода регистра 35 микрокоманда поступает на вход дешифратора 38, который вырабатывает сигналы управления и коды настройки блоков предлагаемого устройства. Для управления регистрами 4-7 и 10-12, которые работают только в режиме записи, предназначена группа элементов И 39, на каждый

из первых входов которых поступает сигнал с соответствующего выхода дешифратора 38, а на вторые входы элементов И 39 поступают соответствующие тактовые сигналы с генератора 37. Выход каждого элемента И этой группы подключен ко входу записи соответствующего регистра 4-7 и 10-12. Регистры .8 и 9 построены на сдвиговых регистрах, имеющих четыре режима работы. Поэтому помимо тактирующих сигналов на них поступает код режима их рабо ты с регистра 50, который по шине записи включен постоянна

Группа элементов И 40 управляет шинами настройки коммутаторов 14-20. На первые входы элементов И 40 поступают разрешающие сигналы с генератора 37, а вторые входы подключены к выходу дешифратора 38. Для коммутаторов 14 и 15 коды настройки записываются в группу регистров 42 с дешифратора 38 и далее - непосредственно на шины настройки этих коммутаторов. Коды настройки коммутаторов 16-19, помимо кодов, поступающих соответственно с выходов блоков 2 и 24, формируются в дешифраторе 38 с последующей записью в группу регистров 43 и далее через группу элементов ИЛИ 49 непосредственно на шины настройки коммз аторов 16-19.

Вторые входы элементов ИЛИ 49 подклю4ены ко входу 56, по которому поступают сформированные в блоке 3 во время операции деления коды настройки коммутатора 20 и сумматора 21.

Настройка сумматоров 21 к 22 кя выполнение арифметических и логических функций выполняется микрокомандно, и с выходов дешиф ратора 38 в группы регистров 44 и 45 заносятся коды настройки, которые через элементы ИЛИ 47 и 48 поступают на шины настройки , сумматоров 21 и 22. На вторые входы элементов ИЛИ 47 и 48 со входов 57 и 56 поступают коды, сформированные, соответственно, в блоках 3 и 24 при вьшолнении операций деления и нормализации.

Управление умножителем 13 осуществляется через группу регистров 46, в которую заносится значение кодов настройки и управляющих ишн с соответствующего выхода дешифратора 38. Для управления блоками 2, 3 и 24 предназначены три ключа, построенные на элементах И 52, 53 и 54 , первые входы которых подключены к соответствующим выходам дешифратора 38, а вторые - к выходу генератора 37. Выходы элементов И 52, 53 и 54 подключены к управляющим входам блоков 2, 3 и 24 соответственно. Запись информации в группы регистров 42 - 46 осуществляется постоянно за счет жесткого включения их шин записи на потенциал разрешения записи.

Элемент И 55 предназначен для подачи в блок 23 переноса при соответствующих операциях уровня J. Рассмотрим несколько основных операций.

« По шинам 25 и 26 на входы регистров 4 и 5 поступают исходные числа блока 1 управления, осуществляется настройка коммутаторов 17, 18, и 19 на прямую передачу числа и настройка сумматора 21 на функцию сложения. Результат может быть,записан или в один из регистров 11 и 12, или же выдан на выход по шине 32.

То же самое, но только для входных шин 26 и 27.

По шинам 29 (30) и 31 через коммутаторы 16, 18 и 17, 19 осуществляется прямая передача кодов чисел на соответствующие входы сумматора 21. Результат также может быть записан или в один из регистров 11 или 12, или вьщан на выход.

Операция вычитания чисел двойного формата выполняется точно так же, как и дяя сложения, только в этом случае сумматор 21 настраивется устройством управления на операцию вычитНИЯ.5. Умножение двух чисел осуществляется с помощью умногкителя 13, на входы которого поступают исходные числа с регистров.4 и 5, а результат умножения записывается в регистры 8 и 9. Причем, поскольку время умножения равно двум тактам сложения, то можно осущес вить совмещение операций умножения и записи в регистры 4 и 5 новых чисел. При необходимости получения результата двойного формата вес результат поочередно считьгеается с регистров 8 и иа выход 32 через коммутатор. 19 и сумматор 21, который настроен на прямую передачу кода по данному входу. Если необходимо иметь одноформатный результат, то старшая часть его считывается -с регастра 8 через коммутатор 19 на вход сумматора 21 , на вход переноса которого поступает значение переноса, сформированного в блоке 23 старшим разрядом кода регистра 9 и 1 округления, поступившей с блока 1 управления. 6. Рассмотренные выше режимы сложения и умножения одноформатных чисел составляют основу умножения двух двуформатных чисел. Пусть в регистре 4 записывается код множителя, а в регистре 5 -. код множимого и пусть в этих регистрах записаны соответственно младшие части чисел. Тогда в течение двух тактов выполняется первый цикл умножения. В конце второго такта на регистр 4 поступает код старшей части множителя и осуществляется запись первого результата умножения в регистры 8 и 9. На третьем и четвертом тактах выполняется второй цикл умножения. В течение третьего такта код регистра 9 через коммутатор 19 и сумматор 21 считывается на выходную шину 32. В четвертом такте осуществляется запись кода регистра 8 через коммутатор 19 и сумматор 21 в регистр 12 и запись в регистры 4 и 5, соответственно, младшей и старшей части множителя и множимого. В конце четвертого такта результат второго умножения записывается в регистры 8 и 9. В пятом и шестом тактах вьшолняется третий цикл умножения. В пятом такте вьшолняется сложение в сумматоре 21 кода регистра 12 с кодом регистра 9. При этом код регистра 12 поступает на вход сумматора через коммутаторы 16 и 18, а код регистра 9 - через комму татор 19. Результат сложения записывается в регистр 11. На шестом такте вьшолняется сло жение кода регистра 8, поступающего на вход сумматора через коммутатор 19, с переносом, полученным от предыдущего сложения и записанным в блоке 23. В этом же такте вьшолня.ется запись в регистр 4 старшей части множи Теля и в коице такта запись результата третьего умножеиия в регистры 8 и 9. Результат сложения шестого такта записывается в регистр 12. На седьмом и восьмом тактах вьшолняется четвертый цик умножения. При этом перенос от шестого такта записывается в блок 23; 8 410 На седьмом такте выполняется сложеине кода регистра 12 через коммутаторы 16 и 18 с кодом регистра 9. Результат сложения записывается на выход по шине 32. а перенос поступает в блок 23. На восьмом такте вьшолняется сложение предьщущего переноса, кода регистра 8 через коммутатор 19 с кодом регистра И через коммутаторы 16 и 18 и записью резуль тата сложения в регистр 12, а переноса - в блок 23. Таким образом, в блоке 23 хранятся значения двух однозначных переносов: один - с шестого такта и второй - с восьмого такта, ff блоке 23 переноса эти два значения складываются и образуют двухразрядяый перенос. В этом же такте (восьмом) может осуществляться запись в регистры 4 и 5 новых зиачегаш младших частей других чисел, что чаще всего и бывает при обработке массива данных в потоковом режиме, и в конце восьмого такта выполняется запись четвертого результата умножения в регистры 8 и 9. В девятом такте вьшолняется сложение кода регистра 12 через коммутаторы 16 я 18 с кодом регистра 9. Результат сложения выдается иа выход по шине 32, а перенос поступает в блок 23, где складывается с двухразрядиым кодом переноса от предьщущих сложений. Новое значение переноса является-также двухразрядным, а его максимальное значение может быть равно числу три, т. е. 1. В десятом такте выполияется сложение кода регистра 8 через коммутатор 19 с кодом переноса. При этом перенос поступает через коммутатор 18 на вход сдвига на четыре разряда влево в младшие его разряды, а остальные разряды этого входа настроены на передачу кода, равного О. В девятом и десятом тактах может осуществляться первый ци1(л умножекия новых чисел. Таким образом, умножеиие двух чисел двойного формата требует десять машинных тактов, но с учетом потокового режима обработки данных время умножения двух чисел равно восьми тактам. Вычисление оператора А.Х + В, необходимое при цифровой обработке сигналов, фильтрации сигиалов, решении линейных и дифференциальных уравнений, осуществляется следующим образом. Коды регистров 4 и 5 перемножаются в умножителе 13, а число В поступает по одной из шин 29 или 31 через коммутаторы 16 и 18. По такому же принципу осуществляется вычисление сложного оператора типа (...А- хТ+ В) + х.+ С) Х-+ ...)...). При этом предыдуйдай ре-, зультат вычисления записывается в регистр 11, 5. Число Х-поступает на а с него - в регистр регистр 4 с шины 25 или 27. Операция деления чисел с фиксированной запятой аыпо;шяется по классическому алгоритму, когда по анализу знаков определяется очередная цифра частного, а сумматор 21 выполняет или сложение, или вычитание делителя из остатка. Код остатка записывается поочеред но в регистры 11 и 12 и снимается с них на вход сумматора 21 только через коммутаторы 16 и 18. Анализ знаков делителя и остатка вы полняется в блоке 3, а настройка сумматора на операции сложения и вычитания выполняется блоком 1 управления, который к тому же настраивает коммутатор 18 на передачу кода со -сдвигом влево на один разряд и управляет регистрами 8 и 9 в режиме сдвига их вправ на один разряд с занесением в них очередной цифры частного. Обработка чисел с плавающей запятой. Сло жение и вычитание одноформатных чисел. В регистрах 4 и 5 записываются мантиссы обрабатываемых чисел, в регистры 6 и 7, соответственно, порядки зтих чисел. В сумматоре 22 выполняется вычитание порядков, результат операции записывается в регистр 10, и с него код разности порядков поступает в блок 2 выравнивания порядков. В блоке 2 происходит анализ кода разности порядков, формируются в соответствии с ним коды настроек коммутаторов 16-19. При этом в зависимости от знака разности порядков коммутатор 17 пропускает на выход или код регистра 4, или код регистра 5. То же самое относится и к коммутатору 16. Поскольку порядки чисел являются шестнадцатиричными, т. е. разряду разности порядковсоответствует сдвиг на четы ре разряда, то сдвиг той или иной мантиссы с меньшим порядком вьшолняется ва четыре, восемь или двенадцать разрядов (в случае разрядности чисел, равной шестнадцати). Блок 2 выравнивания порядков также выполняет анализ кода разности порядков на случай обнулекия мантиссы с меньшим порядком и переполнения и по результату зтого анализа подает сигналы в блок 1 управления, который в соответствии с ним вырабатывает управляющие сигналы для коммутаторов и сумматора 21. Одновременно с прохождением какой-либо мантиссы через коммутаторы 17 и 19 другая мантисса проходит через коммутаторы 16 я 18 на вход сумматора 21. Результат сложения (вычитания) фиксируется в одном из регистров 11 или 2. На следующем такте вьшолняется операция нормализации мантиссы результата, которая поступает через коммутатор 20 на вход блока 24. В блоке 24 о,-ущесчдаляется анализ кода маттгссь результата, формируется код настройки коммутатора 18 и в сумматор 22 выдается корректирующий код порядка результата. В за ВИСИМ ОСТИ от денормализации мантиссы результата сумматор 22 настраивается блоком 24 нормализации на операцию сложения корректирующего кода с кодом наибольшего порядка или операцию вычитания. Окончательный результат выводится по шинам 32 и 33. , Б случае обработки чисел двойного формата алгоритм обработки порядков остается как и для одноформатных чисел, а в регистры 4 и ,-5 на первом такте записываются младшие части мантисс с записью результата в один из регистров11 или 12. На втором такте вьшолняется запись в регистры 4 и 5 старших частей мантисс, сдвиг влево старшей мантиссы с меньшим. порядком на (m-n) разрядов, где m - разрядность чисел; п - сдвиг мантиссы с меньшим порядком при операции выравнивания порядков. При этом при сдвиге мантиссы через коммутаторы 16 и 18 старшие ее разряды выходят за пределы разрядной сетки, а в сумматор 21 на старшие разряды поступают ее младшие разряды, которые складываются с кодом регистра 12. Результат сложения записывается в pernctp И. На третьем такте выполняется обработка старшей части мантиссы с меньшим порядком, но она уже сдвигается вправо через коммутаторы 17 и 19 и далее складывается в сумматоре 21 со старшей частью мантиссы с большим порядком. Настройка коммутатора 18 на сдвиг влево мантиссы во втором такте осуществляется блоком 2. Округление вьшолняется в первом такте, для чего старший разряд тетрады, которая должна выйти за пределы разрядной сетки щ)И сдвиге вправо, поступает в блок 23, где складывается с 1 округления, поступающей с блока 1 управления. Результат зтого сложения поступает на вход переноса сумматора 21. Операция нормализации мантиссы результата вьшолняется в два такта. В первом такте старшая часть мантиссы результата с регистра 12 поступает через коммутатор 20 в блок 24, где анализируется. Во втором такте выполняется анализ младшей части мантиссы с регистра 11 и по результатам анализа обеих частей формируется код настройки коммутаторов 18 и 19. При этом, если все разряды старшей части мантиссы результата равнь О или 1, то сдвигается влево только младшая часть. Если же не все разряды, начиная со старших, равны О или 1, то в первом такте сдвигается через коммутатор 18 старшая часть, а младшая часть с регистра 11 через коммутатоы 19 сдвигается вправо на (m-n) разрядов, где п - количество разрядов сдвига влево. В сумматоре 21 они складываются и на его выходе получается окончательное значение старшей части мантиссы р эультата. Во втором такте сдвигается младшая часть мантиссы через коммутатор 18. В эти же такты, как и для одноформатных чисел, выполняется окончательная обработка порядка результата в сумматоре 22. Для операщш умножения и деления любого формата чисел обработка мантисс выполняется так же, как и для чисел с фиксированной запя той, а порядки обрабатываются независимо от мантисс. Алгоритм операции нормализации такой же, как и для сложения (вычитания) чисел. Введение регистров, коммутаторов и новых конструктивных связей позволяет значительно повысить гибкость и эффективность работы устройства, которое может быть использовано в качестве операционного или вычислительного блока в процессорах многопроцессорной ЭВМ. Дополнительные связи и входные шины позволяют более гибко взаимодействовать процессор между собой, В предлагаемом устройстве можно выполнять независимо две различные операции, например умножение и сложение, умножение и логические операции, умножение и пересылки. Применение предлагаемого устройства в качестве операционного блока в процессорах многопроцессорной вычислительной системы ПС-2000 позволяет увеличить скорост вычислений в 3-4 раза. Формула изобретения 1. Вычислительное устройство, содержащее пять регистров, умножитель, два сумматора, блок анализа знаков, блок нормализации, блок переноса, блок выравнивания порядков, блок управления, причем выходы блока управления с первого по пятый соединеиы с управляющими входами блока вьфавнивания порядков, блока переноса, блока нормализации и сумматоров, первый вход блока управления соединен с выходом блока анализа знаков, первый инфо мационный вход которого соединен с первым выходом первого регистра, второй выход которого соединен с первым информационным входом умножителя, второй информационный . вход которого соеданен с выходом второго регистра, выход блока переноса соединен с первым информационным входом первого сумКгатора, первый выход которого соединен с первым информационным входом блока переноса, второй выход первого сумматора соединен с первой выходной щиной устройства, вторая выходная шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которо|го соединен с информационным входом блока (выравнивания порядков, первые информационные входы первого и четвертого, второго и пя того регистров соединены соответственно с первой и второй входными шинами устройства 14 отличающееся тем, что, с целью повышения гибкости и эффективности работы устройства, в него введены четыре регистра и семь коммутаторов, причем первый и второй выходы умножителя соединены соответственно с первыми информационными входами шестого и седьмого регистров, первый выход шестого регистра соединен со вторым информационным входом седьмого регистра, выход которого и второй выход шестого регистра соединены соответственно с первым и вторым информационными входа14#и первого коммутатора и со вторым . и третьим информационными входами блока переноса, третий информационный вход первого коммутатора соединен с выходом восьмого.регистра, первыми информационными входами второго и третьего коммутаторов и со вторым 1шформационным входом блока анализа знаков, третий информационный вход которого соединен со вторым информационным входом второго коммутатора, вторым информационным входом второго регистра, выходом девятот-о регистра и со вторым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом блока нормализации, первый выход которого соединен с первым управляющим входом четвертого коммутатора, первый информационный вход которого соединен с первой входной иЬшой устройства, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвертым информациотшым входом первого комм}ггатора и первым шформа ционным входом пятого коммутатора, второй инфсфмационный вход которого соединен со вторым выходом первого регистра и с третьим информационным входом четвертого коммутато ра, пятый вхоп которого соединен с выходом третьего коммутатора, третнйГ н четвертый тформацнонные входь{ которого соединены соответственно с третьей и четвертой вхош{ыми шинами устройства, третий информационный вход пятого коммутатора соединен с третьей вхсщной шннс устройства, выходы первого я четвертого кю«м)ггаторов соединены соответственно со вторым и третьим информационными входами первого сумматора, второй выход которого соеданся с первьпмн информационными вхсщамн восьмого и девятого регистров, вторые пиформацнонные входы которых соединены с пятой ВХ01ДНОЙ цшной устройства, выход блока выравнивания порядков соединен со вторым входом блока управления и с первыми управляющими входами второго и пятого коммутаторов, с первым управляющим входом первого коммутатора и вторым управляющим входом четвертого коммутатора, выход пятого коммутатора соединен с пятым ннформацтишым входом первого ко1 1мутатора, второй выход блока нормализации соединен со вторым управляющим входом первого комму татора и с первым информационным входом шестого коммутатора, второй информационный вход которого соединен с выходом пятого регистра и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвер того регистра, третьи информационные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса, четвертый информационный вход пятого коммутатора соединен с шестой входной шиной устройства, седьмая входная шина устройства соединена со вторым информационным входом первого регистра, управляюший вход блока анализа знаков соединен с шестым выходом блока утправления, управляющие входы первого, второго, третьего, четвертого, пятого, восьмого и девятого регистров соединены с седьмым выходом блока управления, восьмой выход которого соединен с управляющими входами шестого и седьмого коммутаторов, управляющий вход умножителя соединен с девятым вы« ходом блока управления, десятый выход которого соединен с первым упра1вляющим входом шестого регистра и управляющим входом седьмого регистра, второй управляющий вход шестого регистра соединен с одиннадцатым выходом блока управления, двенадцатый выход которого соединен с управляющим входом третьего коммутатора, третьи управляющие входы первого и четвертого коммутаторов и вторые управляющие входы второго и третьего коммутаторов соединены с тринадцатым выходом блока управления. 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит память микрокоманд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор, группы элементов И, триггер, группы регистров, группы элементов ИЛИ, регистры, первый второй, третий и четвертый элементъ И, причем выход памяти микрокоманд соединен с информационным входом регистра мнкроко манд, управляющий вход которого соединен с первым выходом генератора импульсов, второй выход которого соединен с первым управ ляющим входом счетчика, второй утфавляющий вход которого соединен с первым выходом ре гистра микрокоманд, торо выход которого соединен с первым информационным входом счетчика, второй информационный вход которого соединен с первым выходом первого 416 регистра, информационный вход которого соединен с управляющим входом памяти микрокоманд и с выходом счетчика, третий управлянтщий вход которого соединен со вторым выхо дом первого регистра и с первыми входами элементов ИЛИ первой группы, вторые входы которых соединены с выходами регистров первой группы, информационные входы которых соединены с первым вьсходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора, четвертый выход которого соединен с информационным входом второго регистра, пятый выход дешифратора соединен с информационными входами регистров второй группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соединены с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информашюнным входом триггера, управляющий вход которого соединен с пятым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственнр с шестым, седьмым, восьмым н девятым выходами дешифратора, десятый, одиннадцатый и двенадцатый выходы которогосоединены с информационными входами регистров третьей, четвертой и пятой групп, вход дешифратора соединен с третьим выходом регистра микрокоманд, второй вход блока соединен с третьнм информационным входом счетчика, выходы регистров третьей группы соединены со вторыми входами элементов ИЛИ третьей группы, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьнм н вторым выходами блока, выходы элементов ИЛИ первой, второй и третьей групп соеднненьг с четвертым, пятым н тринадцатым выходами блока соответственно, выходы элементов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно, выходы регистров второй, четвертой н пятой групп соединены с десятым, девятым н восьмым выходами блока соответственно,вых6д триггера соединен с одиннадцатым выходом блока. Источники информации, принялле во вниманне при экспертизе 1.Вопросы кибернетики. М., 1976, вып. 20, с. 3-16. 2.Engineering Specification N 18947800, 1973, p. 1-67 (прототип).