Вычислительная ячейка Советский патент 1987 года по МПК G06F7/38 

fO

112871

Изобретение относится к вычислительной технике и ггредназначепо дат (.|Дновреме1ШО1 (:1 выполнения операций 7,, R).x у над двухразрядными числами, поступающими в последова- 5 тельном дополнительном коде младшими разрядами,

и,елью изобретения является расширение функциональных возможностей за счет выполнения операции сложения,

На фиг, 1 представлена схема вычислительной ячейки; на фиг, 2 - пример соединения трех вычислительных ячеек,

Вычислительная ячейка (фиг, 1) со- - держит счетчик , первый - девятый элементы И 2-10, элемент ИЛИ 11, регистр 12 сдвига, регистр 13 множимого, регистр 14 множителя, сумматор 15, триггер 16, первый - шестой элементы И-ИЛИ 17-22, первый - пятый элементы 23-27 задержки, вход 28 результата операции, вход 29 знака множителя, вход 30 инверсного знака множителя, первый и второй входы 31 и 32 разрешения преобразования в дополнительный код, вход 33 множимого, вход 34 множителя, вход 35 частичного произведения, вход 36 слагаемого, вход 37 разрешения счета, выход 38 частичного произведения, выход ЗУ инверсного знака множителя, выход 40 знака множителя, первый и второй выходы 41 и 42 разрешения преобразования в до20

452

ножителей в элементы и 27 и регистры- 13 и множимого и множител

Счетчики осуществ трех (код П) и вклю последовательно, сна счетчик первой ячейк рой и т.д.

Одноразрядные эле задержки служат для передачи разрядов мн теля.

Двухразрядные рег хранения множимого и жат для записи и хра ных сомножителей.

Работа элементов ров 13 и 14 описывае реходов :

25

о -Q

Ч 3

о 1 ° Б

30

01 10

11

1-1 1

о о

ч. А с

Примечани тояние триггеров сче

,0-зс числительной ячейки;

полнительныи код, выход 43 множите-

состояния элементов 13 и 14 i-й ячейки; элементов задержки 2 ки; Qg QJ - состоян 40 держки 26 и 27 (1-1)

ля, выход 44 сигнала начала коррекции, выход 45 множимого, выходы 46- 47 старшего и младшего разрядов ре- зультата ячейки.

Пример построения (фиг. 2) для трех вычислительных ячеек 48, - 48; позволяет осуществить соединение этих ячеек, Идентичность всех ячеек позволяет изменять разрядность обрабатываемых данных путем подключения дополнительных схем.

Регистры сомножителей и счетчика являются двуразрядными, что позволяет построить ячейки двухразрядными и организовать поразрядный вывод результата операции с задержкой на один такт по отношению к поразрядному вводу операндов.

В ячейках осуществляется одновременное выполнение операций умножения и аюжения (вычитания).

Двухразрядный счетчик 1 служит для управления вводом одноразрядных сомfO

71

5

-

0

452

ножителей в элементы задержки 26 и 27 и регистры- 13 и 14 хранения множимого и множителя.

Счетчики осуществляют счет до трех (код П) и включаются в работу последовательно, сначала работает счетчик первой ячейки, затем - второй и т.д.

Одноразрядные элементы 26 и 27 задержки служат для последовательной передачи разрядов множимого и множителя.

Двухразрядные регистры 13 и 14 хранения множимого и множителя служат для записи и хранения двухразрядных сомножителей.

Работа элементов 26 и 27 и регистров 13 и 14 описывается таблицей переходов :

о -Q

Ч 3

о 1 ° Б

О ,

9;

01 10

11

1-1 1

о о

ч. А с

Q; Q.; Q;

Примечание, QQ - состояние триггеров счетчика 1 i-й вычислительной ячейки;

состояния элементов памяти регистров 13 и 14 i-й ячейки; , - состояния элементов задержки 26 и 27 i-й ячейки; Qg QJ - состояния элементов за- держки 26 и 27 (1-1)-й ячейки.

Триггер 16 знака множителя, элементы 17 и 18, 2 и 11 служат для преобразования дополнительного кода мно- жимого в прямой при коррекции результата операции.

Коррекция заключается в умножении

значения знакового разряда множителя на значение множимого в прямом коде. Если состояние триггера 16 ,

то с выходов элементов И-ИЛИ 17 и 1В снимается код регистра 13 множимого, при Q 3 на выходах элементов И-ИЛИ I7 и 18 снимается дополнительный код регистра 13 множимого (т.е. дополнительный код от дополнительного кода регистра 13). Во время коррекции знак множителя размножается триггерами 16 каждой ячейки последовательно.

1

- Комбинационный семивходовый сумматор 15 служит для формирования частичной суммы i-й ячейки, которая задерживается на один такт элементами 23-25 задержки.

Четырехразрядный сдвиговый регистр 12 служит для хранения результата операции и позволяет реализовать выражения вида , у , Так как регистры 12 каждой ячейки соединяют- ся последовательно, то регистры всех вычислительных ячеек составят один 2п-разрядный сдвиговый регистр. Этот регистр служит для ввода и хранения 2п-разрядного результата операции в текущем цикле обработки операндов. Для этого необходимо выход 47 первой ячейки соединить с входом 28 первой ячейки,

Все элементы памяти строятся по двухступенчатой схеме с входами S (D) сброса R и Общим входом .синхронизации.

При обработке п разрядных чисел со знаком устройство должно состоять

1 п г

ИЗ J L схем.

Устройство работает следующим образом.

Предварительно все элементы памя- ти устройства устанавливаются в нулевое состояние.

На входы 30, 31 и 37 первой ячейки подается сигнал 1, а на вход 32 - сигнал О. Вход 35 первой ячей ки соединяется с выходом 47 второй ячейки. В течение п-1 тактов работы устройства на входах 29 и 30 первой ячейки будут присутствовать сигналы соответственно О и I. Начиная с п-го такта работы устройства на входах 29 и 30 первой ячейки будут присутствовать сигналы, соответствующие значению знакового разряда множителя .

В течение первых п тактов работы устройства на входы 33 и 34 первой ячейки последовательно, начиная с младших разрядов, поступают сомножители, а в течение вторых п тактов на вход 36 первой ячейки поступает также последовательно, начиная с. младших разрядов, слагаемое. Если слагаемое имеет длину 2п разрядов, то оно поступает в течение 2п тактов

Знак множителя на вход 29 первой ячейки подается после вычисления п разрядов результата операции и фор454

мируется элементом И 9 одной из ячеек устройства. Конкретный элемент И 9, выход которого является сигналом начала коррекции результата операции, определяется разрядностью операндов. Так, при используется элемент И 9 второй ячейки.

При сигнале синхронизации (на схеме не указан) осуществляется формирование одноразрядного результата операции, представленного в дополнительном коде и снимаемого с выхода 47 первой ячейки.

При осуществляется ввод операндов и изменение состояний элементов памяти устройства.

. При реализации операций умножения с накоплением вход 28 первой ячейки соединяется с выходом 47 первой ячейки, а вьгхбд 38 последней - с входом 36 первой ячейки.

Для получения действительного произведения сомножителей, представленных в дополнительных кодах, необходимо знаковый разряд множителя перемножать на каждый разряд множимого, представленного в прямом коде. В этом заключается коррекция псевдопроизведения в устройстве, с Коррекция псевдопроизведения начинается с момента установки триггера 16 знака первой ячейки, С этого момента знаковый разряд множителя, который как и предыдущие его разряды поступает на элемент 27 задержки, умножается последовательно на преобразованное в прямой код множимое.

Последовательное преобразование кода множимого, начиная с младшего разряда, обусловлено последовательны распространением знака множителя (начиная с п-го такта работы устройства) с помощью триггера 16 знака множителя каждой двухразрядной ячейки умножения.

Знак произведения определяется по значению (2ь-1)-го разряда результата операции. Снимается результат операции вместе со знаком с выхода А7 первой вычислительной ячейки.

Слагаемое подается на вход 36 первой ячейки, включая и знаковый разряд. Сложение осуществляется в дополнительных кодах по всем разрядам, включая и знаковые разряды. Для получения правильного результата операции z K y+g в дополнительном коде,

необходимо исключить следующие два случая:

X , их y+g , I ;

X у О, g О и |х y+gj 1.

В этих случаях возникает переполнение разрядной сетки и результат

оказыва ется неверным. I

Во всех остальных случаях результат операции правильный.

Случаи, приведенные вьппе, исключаются с помощью соответствующего масштабирования операндов.

Формула изобретения

Вычислительная ячейка, содержащая регистр множителя5 два элемента И, пять элементов задержки, сумматор, причем выход старщего и младшего разрядов суммы сумматора соединены с входами первого и второго элементов задержки, выходы которых являются выходами старщего и младшего разрядов результата ячейки, выход переноса сумматора соединен с входом третьего элемента задержки, выход которого соединен с входом переноса сумматора, отличающаяся тем, что, с целью расширения функциональных возможностей за счет выполнения операции сложения, в нее введены семь элементов И, триггер, счетчик, регистр множимого, регистр сдвига, шесть элементов И-ИЛИ и элемент ИЛИ, причем вход сдвига регистра сдвига является входом результата операции ячейки, выход регистра сдвига является выходом частичного произведения ячейки, вход знака множителя ячейки соединен с информационным входом триггера и с первым и вторым входами первого элемента И- ИЛИ, третий вход которого является входом инверсного знака множителя ячейки., первый вход разрешения преобразования в дополнительный код ячейки соединен с четвертым входом первого элемента И-ИЛИ, с первыми входами первого элемента И и второго элемента И-ИЛИ, второй вход разрешения преобразования в дополнительньш код ячейки соединен с первым входом элемента ИЛИ, с пятым входом первого элемента И-ИЛИ и вторым входом второго элемента И-ШШ, вход множимого ячейки соединен с первыми входами второго, третьего и четвертого элементов И, с первым входом третьего элемента И-ИЛИ и первым и вторым

5

0

входами четвертого гзлсмента И-НЛИ, вход разрсьчения счета ячейки является первьм входом пятого элемента И- НПИ и соединен с вторым входом пятого элемента Н-ИЛИ, выход которого соединен со счетным входом счетчика, инверсный выход j lepBoro разряда которого соединен г: третьим входом пятого элемента И-лЛИ, с вторым входом третьего элемента И, с первым входом пятого элемента И и вторым и третьим входами третьего элемента И-ИЛИ, выход которого соединен с первьм информационным входом cyм aтopa, прямой выход первого разряда счетчика соединен с вторыми входами второго и четвертого элементов И, первыми входами шестого 5 седьмого, восьмого и девятого элементов И, с четвертым входом третьего элемента И-ИЛИ, третьим входом четвертого элемента И- 1ШИ и первым входом шестого элемента И-ИЛИ, инверсный выход второго разряда счетчика соединен с четвертым входом пятого элемента И-ИЛИ, с третьим входом второго элемента И, с вторым, входом седьмого элемента И и пятым входом третьего элемента И-ИЛИ, прямой выход второго разряда счетчика соединен с третьими входами третьего и четвертого и вторыми входами пятого, щёстого, восьмого и девятого элементов И, с вторым входом шестого элемента И-ИЛИ, с четвертью входом 5 четвертого элемента И-ИЛИ и с шестым и седьмым входами третьего элемента И-ИЛИ, вход множителя ячейки соединен с третьими входами пятого, шестого и седьмого элементов И, с восьмым входом третьего элемента и третьим и четвертым входами шестого элемента И -1 ШИ, инверсный выход триггера соединен с третьим входом второго элемента И-ИЛИ и является инверсным

5

0

0

5

вьжодом знака множителя ячейки, пря.мой выход триггера является прямым выходом знака множителя ячейки и соединен с четвертым и пятым входами второго элемента И-ШШ, выходы второ го и третьего элементов И соединены с ииформационым входом первого и второго разрядов регистра множимого, инверсный выход первого разряда которого соединен с шестыми входами

55 первого и .второго элементов И-ИЛИ и вторым входом первого элемента И, выход которого является первым выходом разрешения и преобразования в дополнительный код ячейки, прямой выход

/1

iiepFsoT o рег истра множимого сосдинел с седьмым входом второго и седьмым и восьмым входами первого элементов И-Ш1И и вторым входом элемента ИЛИ, выход которого является вторым выходом разрешения преобразования в дополнительный код ячейки, инверсный выход второго разряда регистра множимого соединен с третьим входом первого элемента И и восьмым и девятым входами второго элемента И-ИЛИ, выход которого соединен с пятым и шестым входами шестого элемента И-ИЛИ, выход которого соединен с BTopbJM информационным входом сумматора, прямой выход второго разряда регистра множимого соединен с десятым и одиннадцатым входами второго элемента И-ИЛИ и третьим входом элемента ИЛИ, выход первого элемента И-ИЛИ соединен с девятьи входом третьего элемента И-ИЛИ, десятый вход которого соединен с выходом четвертого элемента задержки и является выходом множителя ячейки, выходышесРедактор А. Лежнина

Составитель Н, Маркелова Техред Л.Олейник

Заказ 7718/52 Тираж 69А

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. Д/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

58

того и четвертого элементов И соединены соответственно с входами четвер - того и пятого элементов задержки, выход пятого элемента задержки соединен с третьим входом девятого элемента И и является выходом множимого . ячейки, выходы пятого и седьмого элементов И соединены с информационным входом первого и второго разрядов регистра множителя, выход первого разряда которого соединен с четвертым входом девятого элемента И, выход которого соединен с третьим информационным входом сумматора, четвертый информационный вход которого соединен с выходом че твертого элемента И-ИЛИ, пятый и шестой входы которого соединены с выходом второго разряда регистра множителя, входы слагаемого и частичного произведения ячейки являются пятым и шестым информационными входами сумматора, выход восьмого элемента И является выходом сигнала начала коррекции ячей - ки.

Фиг.2

Корректор М, Демчик

Подписное

Изобретение относится к вычислительной технике. Изобретение позволяет расширить функциональные возможности ячейки за счет выполнения операций сложения (вьиитания), что достигается введением в вычислительную ячейку с поразрядной обработкой чисел, содержащую регистр множителя 14, сумматор 15 и элементы задержки 23- 27, счетчика 1, регистра множимого 13, сдвигового регистра 12, триггера 16 знака множителя, элементов И 2-10, ИЛИ 11, И-ШШ 17-22. 2 ил., 1 табл. (Л 00 «и ел сруг./