Устройство для вычисления модуля комплексного числа Советский патент 1987 года по МПК G06F7/552 

Изобретение относится к области вычислительной техники и может быть применено в быстродействующих специализированных вьгчислителях.

Целью изобретения является повы- шение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля, по модулю пятнадцать,

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит регистр 1 действительной части, регистр 2 мнимой части, регистр 3 контрольных разрядов действительной части, регистр 4 контрольных разрядов мнимой части, первый 5, второй 6 и третий 7 сумматоры, сумматор 8 по модулю пятнадцать, первый 9, второй 10, третий 11 коммутаторы, блок 12 свертки по модулю пятнадцать, вычитатель 13 по модулю пятнадцать, блок 14 сравнения, вход 15 действительной. части аргумента, вход 16 мнимой части аргумента, вход 17 контрольных разрядов действительной части, вход 18 контрольных разрядов мнимой части, выход 19 модуля, выход 20 признака сбоя устройства.

Устройство функционирует следующим образом.

В начальный момент времени в регистры I и 2, а также в регистры 3 и 4 заносятся п-разрядные мантиссы прямых кодов действительной а и мнимой b составляющих комплексного числа, а также контрольные коды - вычеты по модулю пятнадцать этих мантисс: ka и kb соответственно.

С выходов регистров 1 и 2 коды а и b подаются на входы первого 5, второго 6 и третьего 7 сумматоров. При этом на первые и вторые входы сумматора 5 поступают соответственно код действительной составляющей и (п-2) старших разряда кода мнимой составляющей комплексного числа. На выходе второго сумматора 6 определяется результат сложения Ml кода действительной составляющей со сдвинутым вправо на два разряда кодом мнимой

составляющей, т.е. Ml а тЬ.

Два младших разряда b кода Б, не участвующие в вычислении числа Ml, подаются на первый вход второго коммутатора 10.

5

0

0

5

0

5

На входы первого и второго аргументов третьего сумматора 7 поступают соответственно код мнимой составляющей и (п-2) старших разряда кода действительной составляющей комплексного числа. На выходе третьего сумматора 7 определяется результат сложения М2 b + гаДва младших разряда а кода а, не участвующие в вычислении числа М2, подаются на второй вход второго ком- -мутатора 10.

На вход первого слагаемого и инверсный вход второго слагаемого второго сумматора 6 поступают соответственно коды а и Ъ. При этом на выходе второго сумматора 6 вычисляется разность кодов а и Ь, которая значением старшего разряда 3 указывает на соотношения величин, кодов а и Ь: при , , при , a4b. Сигнал с выхода разряда Зн поступает на управляющие входы первого 9, второго 10 и третьего 11 коммутаторов. На входы первого и второго аргументов первого коммутатора 9 поступают соответственно результаты сложения Ml и М2, снимаемые с выходов первого 5 и третьего 7 сумматоров .

Первый коммутатор 9 пропускает на выход результат сложения Ml, если , , или М2, если , т.е. абЬ.

Таким образом, на выходе коммутатора 9, являющегося выходом 19 модуля устройства, определяется величина

,Га + /4Ь, если , |Ь + 1/4а, если ,

Второй коммутатор 10 пропускает на выход два младших разряда Ь, если , или два младших разряда а, если , т.е. пропускает младшие разряды m меньшего из кодов а и b, отбрасываемые при вычислении величины М.

С выходов регистров 3 и 4 контрольный код ka и циклически сдвинутьй на два разряда контрольный код kb поступают на входы первого и второго аргументов сумматора 8 по модулю пятнадцать, который формирует код KM(ka+2 KB)inodl5,

Код КМ1 с выхода сумматора 8 по модулю пятнадцать поступает непосредственно на вход первого аргумента

31

и циклически сдвинутым на два разряда на вход второго аргумента третьего коммутатора 11. При этом на выходе третьего коммутатора 11 вычисляется код КМ.

„, Г()modI5, если , . 4ka+2 kb), если

или

/ (ka+2 kb)modl5, если , l(kb+2 ka)modl5, если ,

Этот код поступает на вход уменьшаемого вычитателя 13 по модулю пятнадцать, на вход вычитаемого которого поступают младшие разряды m с вы- хода второго коммутатора 10. Вычи- татель 13 по модулю пятнадцать координирует код КМ на величину отбрасываемых разрядов т, формируя при этом код KM(KM-m)mod.l5, являющийся выче- том по модулю пятнадцать величины М.

Код М с выхода первого коммутатора 9 поступает на выход 19 модуля устройства, а также на вход блока 12 свертки по модулю пятнадцать, формирующего вычет по модулю пятнадцать КМ.

Коды КМ и КМ 1 поступают соответственно на входы блока 14 сравнения, вьтолняющего сравнение указанных кодов по модулю пятнадцать и формирующего при этом на выходе сигнал контроля. Сигнал контроля поступает, на контрольный выход 20 устройства.

При правильном функционировании устройства сравнение кодов КМ и КМ 1 приводит к установке значения сигнала контроля Исправно. Инверсное значение сигнала контроля указьшает на неправильное функционирование уст ройства.

Ф о-р мула изобретения

Устройство для вычисления модуля комплексного числа, -содержащее регистр действительной части, регистр мнимой части, регистр контрольных разрядов действительной части, регистр контрольных разрядов мнимой части, три сумматора, два коммутатора , причем входы действительной и мнимой частей, аргумента устройства соединены с информационными входами регистра действительной части и ре- гистра мнимой части соответственно, выход регистра действительной части соединен с входами первых слагаемых первого и второго сумматоров, выход

514

регистра действительной части соединен со сдвигом на два разряда в сторону младших разрядов с входом первого слагаемого третьего сумматора, вход второго слагаемого которого соединен с выходом регистра мнимой части, выход которого соединен с инверсным входом второго слагаемого второго сумматора и со сдвигом на два разряда в сторону младших разрядов - с входом второго слагаемого первого сумматора, выходы первого и третьего сумматоров соединены о первым и вторым информационными входами первого коммутатора соответственно, управляющий вход которого соединен с выходом знакового разряда второго сумматора и с управляющим входом второго коммутатора, первый и второй информационные входы которого соединены с выходами младших разрядов регистров действительной и мнимой частей соответственно, выход первого коммутатора является выходом значения модуля устройства, информационные входы регистров контрольных разрядов действительной и мнимой частей соединены с входами контрольных разрядов действительной 6и мнимой частей устройства соответственно, отличающееся тем, что, с целью повышения досто- верности функционирования, в него дополнительно введены сумматор по модулю пятнадцать, вычитатель по модулю пятнадцать, блок свертки по модулю пятнадцать, третий коммутатор и схема сравнения, причем выход регистра контрольных разрядов действительной части соединен с входом первого слагаемого сумматора по модулю пятнадцать, выход регистра контрольных разрядов мнимой части соединен со сдвигом на два разряда в сторону младших разрядов с входом второго слагаемого сумматора по модулю пятнадцать, выход которого соединен с первым информационным входом третьего коммутатора, выход сумматора по модулю .пятнадцать соединен со сдвигом на два разряда в сторону старших разрядов с вторым информационным входом третьего коммутатора, управляющий вход которого соединен с выходом знакового разряда второго сумматора, выходы второго и третьего коммутаторов соединены с входами вычитаемого и уменьшаемого вычитателя по модулю пятнадцать,соответственно, выход которого соединен с первым информационным входом схемы сравнения, второй информационный 1зход которой соединен с выходом блока сверкипо модулю пятнадцать,вход которого соединено выходом первого коммутатора, выход блока сравнения является выходом признака сбоя устройства.

Изобретение относится.к вычислительной технике и может быть использовано в быстродействующих вычислительных устройствах, не отличающихся высокой точностью вычислений, но надежных в работе. Целью изобрете- .( НИН является повьшение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля по модулю пятнадцать. Процесс вычисления основан на приближенном вычислении модуля комплексного числа на трех С5гмматорах и коммутаторе и на одновременном преобразовании контрольных р азрядов компонентов комплексного числа на сумматоре по модулю пятнадцать и вычита- теле по модулю пятнадцать. Сравнение на схеме сравнения значения модуля и контрольных разрядов показывает правильность функционирования устройства. 1 ил. SS сл ю 00