Устройство для вычисления модуля комплексного числа Советский патент 1989 года по МПК G06F7/38 G06F11/08 

ьо

о о

31508

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ,

Цель изобретения - расширение об- ласти применения за счет обеспечения работы в двоично-десятичной системе счисления.

На чертеже представлена схема уст- роййтва для вычисления модуля комп- лексного числа (для ).

Устройство содержит вход 1 инфор- мационньпс разрядов действительной части числа устройства, вход 2 информационных разрядов мнимой части числа устройства, вход 3 контрольных разрядов действительной части числа устройства, вход А-контрольных разрядов мнимой части числа устройства, первый сумматор 5, первую группу сумма- торов 6j и 6 вторую группу сумматоров 7 и Tg, второй сумматор 8, третий сумматор 9, сумматор 10 по модулю три, первьй и второй сумматоры 11 и 12 по модулю два, первьй .и вто- рой мультиплексоры 13 и 14, блок 15 свертки по модулю три, информационный выход 16 устройства, контрольный выход 17 устройства и вход 18 нулевого потенциала устройства.

Сумматоры 8 и 9 являются двоично- десятичными ,

Устройство работает следующим об- разом.

В начальный момент времени на вхо- дах 1-4 устройства установлены соответственно М-тетрадные значения в двоично-десятичном коде действительной {i и мнимой р составляющих комплексного числа и их контрольные разряды по

модулю три к р и к а..

На входы.разрядов второго слагаемого второго сумматора 8 подается 1/2 об (половина действительной составляющей комплексного - числа). Для это- го на входы первого, второго, третьего и четвертого разрядов М-й (старшей) тетрады второго слагаемого второго сумматора 8 подаются соответственно второй, третий, четвертый раз- ряды входа 1 устройства и потенциал логического нуля с входа 18 устройства. На входы разрядов К-й тетрады второго слагаемого второго сумматора 8 поступают соответственно разря- ды с выходов К-го сумматора 6 первой группы, на входы первого, второго и третьего разрядов первого слагаемого К-го сумматора 6 первой группы подаются соответственно выходы второго, третьего и четвертого разрядов К-й тетрады входа 1 устройства, на входы первого и третьего разрядов второго слагаемого подается вьпсод первого (младшего) разряда (К+1)-й тетрады входа 1 устройства, на вход четвертого разряда первого слагаемого и входы второго и четвертого разрядов второго слагаемого, а также на входы переноса каждого сумматора первой группы подается потенциал логического нуля с входа 18 устройства.

На входы разрядов второго слагаемого третьего сумматора 9 подается 1/2 И(половина мнимой составляющей комплексного числа), которую получают аналогично посредством сумматоров 7 группы.

На выходе двоично-десятичного сумматора 8 определяется результат М1 /5+l/2oi, на выходе двоичного сумматора 9 определяется результат М2

06+1/2 А .

/i

Младший разряд р кода и, не участвующий в образовании числа М2, подается на первый информационный вход второго мультиплексора 14. Младший разряд о ;кодао, не участвовавший в образовании числа Ml, подается на второй информационный вход второго мультиплексора 14.

При этом на выходе двоичного сумматора 5 вычисляется сумма кодов od и А, которая значением-старшего разряда Зн указывает на соотношение величин кодов oi и р : для Ы , для /3 .

На первьй и второй информационные входы первого мультиплексора 13 поступают соответственно результаты сложения MJ и М2, снижаемые с выходов двоично-десятичных сумматоров 8 и 9, Первьй мультиплексор 13 пропускает на выход результат сложения Ml, если , или результат сложения М2, если .

Таким образом, на выходе 16 устройства, подключенном к выходу первого мультиплексора 13, определяется приближенное значение М,модуля комплексного числа А oi + oi, по формуле ,с6 р ,

I/J+1/206 ,

где oL /oil / ; fi /oil/.

два принимают

КМ(-:1) КМ. Полученный код, а

Второй мультиплексор 14 пропус- на выход младший разряд УЗ, .если , или младший разряд ijT , если , т.е. пропускает на выход младший разряд меньшего из кодов oi и .

На входы первого и второго разрядов первого слагаемого сумматора 10 по модулю три поступают соответствующие разряды кода К ., а на входы первого и второго разрядов второго слагаемого сумматора 10 по модулю три поступают соответственно второй и первьй разряды кода К. При этом на выходе сумматора 10 по модулю три образуется код КМ1 ()mod3

Разряды кода КМ1 поступают на первые входы соответственно первого и второго сумматоров 11,и 12 по модулю два, вторые входы которых управляются значением разряда Зн, При Зн выходы сумматоров 11 и 12 по модулю значение кода КМ, т,е, также коды с выходов мультиплексоров 13 и 14 поступают на входы блока 15 свертки по модулю три, причем на нечетные входы блока 15, имеющие весовые функции 1, поступают нечетные разряды выходного кода первого мультплексора 13, а также значения с выходов второго мультиплексора 14 и второго сумматора 12 по модулю.два.

На четные входы блока 15, имеющие весовые функции -1, поступают четные разряды выходного кода первого мультиплексора 13 и значение с выхода первого сумматора 11 по модулю два. Таким образом, на входе блока 15 свертки по модулю три, являющегося контрольным выходом 17 устройства вычисляется число

о 11

К(М+М(-1) KM)raod3,

Результат К на выходе 17 устройства при его правильной работе равен нулю. Значение результата К, отличное от нуля, указывает на неправильное функционирование устройства.

Формула изобретения

Устройство для вычисления модуля Комплексного числа, содержащее.первый, второй и третий сумматоры, первый и .второй мультиплексоры, первый и второй сумматоры по модулю два, сумматор по модулю три и блок свертки по МОДУ.ПЮ три, причем входы инфор0

5

0

5

мационных разрядов действительной и мнимой частей числа устройства соединены соответственно с входом первого слагаемого и с инверсным входом второго слагаемого первого сумматора, вход информационных разрядов мнимой части числа устройства соединен с входом первого слагаемого второго сумматора, выход которого соединен с nepBbiM информационным входом первого мультиплексора, второй информацион- ньй вход которого соединен с выходом третьего сумматора, вход первого слагаемого которого соединен с входом информационных разрядов действительной части числа устройства, информационный и контрольный выходы которого соединены соответственно с выходом первого мультиплексора и с выходом блока свертки по модулю три, входы контрольных разрядов действительной и мнимой частей числа устройства соединены соответственно с входами первого и второго слагаемых сумматора по модулю три, выходы разрядов которого соединены соответственно с входами первых слагаемых первого и второго сумматоров по модулю два, входы вторых слагаемых которых обьединены и со единены с управляющими входами первого и второго мультиплексоров и с выходом знакового разряда перво о сумматора, входы младших информационных разрядов мнимой и действительной частей числа устройства соединены соответственно с первым и вторым информационными входами второго мультипл .к- сора, выходы первого и второго мультиплексоров первого н второго сумыа-. торов по, модулю два соединены соответственно с входами блока свертки по модулю три, входы первого, второго, третьего и четвертого разрядов 5.М-й старшей тетрады -второго слагаемого второго сумматора соединены соответственно с входами второго, третьего, четвертого информационных разрядов М-и тетрады действительной части числа устройства и с входом нулевого потенциала устройства, в.ходы первого, второго, третьего и четвертого разрядов М-й тетрады второго слагае- мо.го третьего .сумматора соединены соответственно с входами второго, третьего, четвертого информационных разрядов М-й тетрады мнимой части числа устройства и с входом нулевого потенциала устройства, о т л и ч а ю щ е0

5

0

0

5

е с я тем, что, с целью расширения области применения за счет обеспечения работы в двоично-десятичной системе счисления, оно содержит первую и вторую группы сумматоров из (М-1) сумматоров в каждой группе где М - количество тетрад двоично-десятичного кода действительной или мнимой части комплексного числа, причем входы ю второго, третьего и четвертого информационных разрядов К-й тетрады действительной части числа устройства соединены соответственно с входами первого,второго, третьего раз- 15 рядов первого слагаемого К-го.сумматора первой группы (, М-1), вход первого слагаемого младшего информационного разряда (К+1)-й тетрады действительной .части числа устройства со-20 соединен.с входами первого и третье - го разрядов второго слагаемого К-го сумматора первой группы, входы второго, третьего и четвертого информационных разрядов К-й тетрады мнимой 25

15082068

части числа устройства соединены соответственно с входами первого, второго и третьего разрядов пе.рвого слагаемого К-го сумматора второй группы, вход первого информационного разряда (К+1)-й тетрады мнимой части числа устройства соединен с входами . первого и третьего разрядов второго слагаемого К-го сумматора второй группы, вход четвертого разряда первого слагаемого и входы второго и четвертого разрядов второго слагаемого, а также вход переноса каждого сумматора первой и второй групп соединены с входом нулевого потенциала устройства, выходы разрядов К-го сумматора первой группы соединены с входами, соответствующих разрядов К-й тетрады второго слагаемого второго сумматора, выходы разрядов К-го сумматора второй группы соединены с входами соответствующих разрядов К-й тетрады второго слагаемого третьего сумматора.

Изобретение относится к вычислительной технике и позволяет вычислить приближенное значение модуля комплексного числа в двоично-десятичной системе счисления с контролем. Целью изобретения является расширение области применения за счет обеспечения работы в двоично-десятичной системе счисления. Поставленная цель достигается тем, что устройство для вычисления модуля комплексного числа, содержащее сумматоры 5,8,9, сумматор 10 по модулю три, сумматоры 11 и 12 по модулю два, мультиплексоры 13 и 14 и блок 15 свертки по модулю три, содержит группы сумматоров 6₁, 6₂ и 7₁, 7₂ с соответствующими связями. 1 ил.