Узел формирования переноса в сумматоре Советский патент 1987 года по МПК G06F7/50 

Изобретение относится к вычисли- тельной технике и электронике и может быть использовано при построении арифметико-логических устройств обработки цифровой информации, в частности при построении многоразрядных сумматоров в качестве формирователя ускоренного переноса.

Цель изобретения - упрощение узу/а формирования переноса в сумматоре.

На чертеже представлена схема двух разрядов узла формирования переноса в сумматоре.

Узел формирования переноса в сумматоре содержит четыре МДП-транзи- стора 1-4 р-типа, четыре М,ЦП-тран- зистора 5-8 п-типа, шину 9 питания, шину 10 нулевогр потенциала, элементы И-НЕ 11 и 12, элементы ИЛИ-НЕ 13 и 14, элементы НЕ 15-18.

Узел работает следующим образом.

При совпадении логлческих значений первых разрядов слагаемых (Q ь, О либо Q, b, 1) на затворах транзисторов 2 и 6 формируются уровни соответственно логических нулей лЛибо логических единиц, обеспечивающих открытое состояние, соответственно транзистора 2 либо транзистора 6. При этом вне зависимости от логическо го состояния входа переноса Р, на выходе первого инверсного переноса Р формируется уровень соо-Еветственно

fO

MHXu, либоЛ ь, 1 на затворах транзисторов 4 и 8 формируются уровни соответственно логических единиц либо логических нулей, обеспечивающих открытое состояние, соответственно транзисторов 8 либо 4. При этом вне зависимости от второго переноса формируется уровень соответственно О либо 1. При несовпадении

логических значений вторых разрядов слагаемых o. на затворах транзисторов 4 и В формируются уровни логических соответственно 1 и О, обеспечивающих их закрытое состояние. 5 При этом на истоках транзисторов 3 и 7 формируются уровни логическая 1 и логический О, обеспечивающие формирование на вькоде Р сигнала, инверсного по отношению к Р .

В табл. 2 показаны состояния транзисторов третьего 3, 4, 7 и 8 в зависимости от входного кода а, , ь ,, и соответствующее каждому коду логическое состояние вьпсода Р .

Логическое уравнение, описывающее выход Р,, , молсно представить в виде

PI ,62 +(a,j+b,,)P, , что соответствует функции переноса вухразв лдного сумматора..

Формула изобретения

20

25

-30

1 либо о . При несовпадении логиУзел формирования переноса в сумматоре, содержащий, в каждом разческих значений первых разрядов слага-35 РЯДе первый, второй, ЬЩП-транзисторы емых () на затворах транзисторов f-типа, первый, второй ВДП-транзисто- 2 и 6 фор руются уровни соответ- Р п-типа, причем затворы первьк ВДП- ственно 1. и О, обеспечивающие их транзисторов р- и п-типов каждого незакрытое состояние. При этом на исто- четного разряда узла.формирования ках транзисторов 1 и 5 формируются 0 переноса соединены с входом переноса

из соответствующего предыдущего четного разряда узла формирования переноса, стоки первых и вторых МДП-трануровни соответственно логическая

и логический О, обеспечивающих форзисто1эов р и п-типов каждого нечетного

мирование на выходе Р сигнала, инверсного по отношению к Р .

В табл. 1 показаны состояния тран- 5 разряда узла формирования переноса со- зисторов 1,2,5 и 6 в зависимости от единены с инверсным выходом переноса входного кода а,b , Р и соответству- соответствующий последующий четный ющее каждому коду логическое состоя- Разряд узла формирования переноса,затворы первых МДП-транзисторов р- и 50 п-типов каждого четного разряда соединены с инверснь№1и входами переноса из соответствующего предыдущего нечетного разряда узла формирования переноса, стоки первых и вторых МДП-тран- 55 зисторов р- и п-типов каждого четного разряда соединены с прямь1м выходом

ние выхода Р, .

I

Логическое уравнение, описывающее выход Р , можно представ21ть в виде

I, s,- Ц РО ,. р,

о

представляющее собой инверсную функцию переноса первого разряда сумматора.

Второй разряд узла функционирует аналогично. При совпадении логических значений вторых разрядив слагаепереноса в соответствующий следующий нечетный разряд узла формирования переноса, отличающийся

O

MHXu, либоЛ ь, 1 на затворах транзисторов 4 и 8 формируются уровни соответственно логических единиц либо логических нулей, обеспечивающих открытое состояние, соответственно транзисторов 8 либо 4. При этом вне зависимости от второго переноса формируется уровень соответственно О либо 1. При несовпадении

логических значений вторых разрядов слагаемых o. на затворах транзисторов 4 и В формируются уровни логических соответственно 1 и О, обеспечивающих их закрытое состояние. 5 При этом на истоках транзисторов 3 и 7 формируются уровни логическая 1 и логический О, обеспечивающие формирование на вькоде Р сигнала, инверсного по отношению к Р .

В табл. 2 показаны состояния транзисторов третьего 3, 4, 7 и 8 в зависимости от входного кода а, , ь ,, и соответствующее каждому коду логическое состояние вьпсода Р .

Логическое уравнение, описывающее выход Р,, , молсно представить в виде

PI ,62 +(a,j+b,,)P, , что соответствует функции переноса вухразв лдного сумматора..

Формула изобретения

0

5

0

зисто1эов р и п-типов каждого нечетного

переноса в соответствующий следующий нечетный разряд узла формирования переноса, отличающийся

тем, что, с целью упрощения узла, в каждом разряде дополнительно содер- жатсй элемент ИЛИ-НЕ, элемент И-НЕ и два элемента НЕ, причем истоки второго МДП-транзистора р-типа и второго МДП-транзистора п-типа соединены соответственно с шиной питания и шиной нулевого потенциала узла формирования переноса, первьй и второй входы элемента ИЛИ-НЕ нечетного разряда узла соединены соответственно с первыми входами соответствующих нечетных разрядов первого и второго операндов, первый и второй входы элеЮ

,ствующего нечетного разряда узла, |ход которого соединен с затвором в Iporo ЬЗДП-транзистора п-типа соотве ствующего нечетного разряда узла,п вый и второй входы элемента И-НЕ ч ного разряда узла соединены соотве ственно с первыми входами соответствующих чётных разрядов первого и второго операндов узла, первый и в рой входы элемента ИЛИ-НЕ четного разряда узла соединены соответстве но с вторыми входами соответствующих четных разрядов первого и втор го оп ерандов узла, выход элемента

мента И-НЕ нечетного разряда узла со- И-НЕ четного разряда узла соединен

единены соответственно с вторыми входами соответствующих нечетных разрядов первого и второго операндов узла, выход элемента ИЛИ-НЕ нечетного разряда узла соединен с истоком первого ЩП-тpaнзиcтopa п-типа и входом рервого элемента НЕ соответствующего нечетного разрйда, выход которого соединен с затвором второго МДП-транзистора р-типа соответствукмцего нечетного разряда, выход элемента И-НЕ нечетного разряда узла соединен с истоком первого МДП-транзистора р-типа и .входом второго элемента НЕ соответ

,ствующего нечетного разряда узла, вы- |ход которого соединен с затвором вто- Iporo ЬЗДП-транзистора п-типа соответствующего нечетного разряда узла,первый и второй входы элемента И-НЕ четного разряда узла соединены соответственно с первыми входами соответствующих чётных разрядов первого и второго операндов узла, первый и второй входы элемента ИЛИ-НЕ четного разряда узла соединены соответственно с вторыми входами соответствующих четных разрядов первого и второго оп ерандов узла, выход элемента

И-НЕ четного разряда узла соединен

с затвором второго МДП-транзистора р-типа и входом первого элемента НЕ соответствующего четного разряда узла, выход которого соединен с истоком первого МДП-транзистора п-типа соответствующего четного разряда узла, выход элемента ИЛИ-НЕ четного, разряда узла соединен с затвором второго МДП-транзистора п-типа и входом элемента НЕ соответствующего четного разряда узла, выход которого соединен с истоком первого МДП-транзистора р-типа соответствующего нечетного разряда узла.

Таблица 1

ЗакрытоеЗакрытое

- -- Открытое- Закрытое- Открытое- Закрытое Открытое

Открытое- О 1 О

о о

Редактор Н. Рогулич

Составитель М.Есенина Техред В.Кадар

Заказ 265/47 Тираж 673

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

Т n б л и И а 2

Корректор л. Патай

Подписное

Изобретение относится к вычислительной технике и электронике и может быть использовано при построении арифметико-логических устройств обработки цифровой информации, в частности при построении мносвразряд- ных сумматоров в качестве формирователя ускоренного переноса. Цель изобретения - упрощение узла формирования переноса в сумматоре. Узел формирования переноса содержит в каждом разряде два ЩП-транзистора р-типа, два МДП-транзистора п-типа, элемент И-НЕ, элемент ИЛИ-НЕ и два элемента НЕ. 1 ил., 2 табл. (Л и со со а со