Устройство регистрации программных событий памяти Советский патент 1987 года по МПК G06F11/36 

1 12970652

Изобретение относится к вычисли-наков обращения к памяти, триггер тельной технике и может быть исполь-12 синхронизации, буферная память зовано в процессоре вычислительной13 результатов, блок 14 выдачи ре- машины для отладки программ и сборазультата, блок 15 записи в триггеры статистической информации о динамике5 программных событий, триггер 16 чте- обращений программ к структурам дан-ния из памяти, коммутатор 17, ных, расположенным в бсновной памяти.На фиг. 1 также обозначены входы

Целью изобретения является расши-и выходы (18-23) устройства. Арифрение функциональных возможностейметико-логические блоки 8 и 9 (фиг.2)

устройства за счет формирования при- О содержат элемент И 2А, БИС К1800

знака обращения к заданной зоне па-ВТЗ 25-28. Коммутатор 17 (фиг. 3)

мяти при считывании.содержит мультиплексоры 29-44.

На фиг. 1 приведена схема устрой-Четырехсекционная БИС К1800 ВТЗ

ства; на фиг. 2 - схема арифметико-(фиг. 4)содержит: дешифраторы 45 и

логического блока; на фиг, 3 - схема 46, выходной буфер 47, мультиплеккоммутатора; на фиг. 4 - схема БИСсор 48, адресный регистр 49, регистр

К1800ВТЗ; на фиг. 5 - временная ди-50 данных, мультиплексоры 51-56,

аграмма работы устройства.арифметико-логический узел 57, мульУстройство регистрации програм-типлексоры 58 и 59, массив 60 регистмных событий основной памяти (фиг. 1)20 ров. БИС содержит выходную шину А,

содержит: регистр 1 управления, пер-двунаправленные шины ДБ, ОБ, 1Б,

вый регистр 2 нижней границы адреса,входную шину -Р, управляющие входы

второй регистр 3 нижней границы ад-MSO-MS14.

реса, первый регистр 4 верхней гра-Устройство регистрации програм- ницы адреса, второй регистр 5 верхней мных событий памяти (фиг. 1) пред- границы адреса, триггер 6 выборкиназначено для прерывания текущей команды, триггер 17 изменения содер-программы с цельй анализа заданных жания памяти, первый арифметико-ло-событий при обращении к основной гический блок 8, второй арифметико-памяти,

логический блок 9, блок 10 местного Б табл, 1 приведены данные исуправления, буферная память 11 приз-тинности блока местного управления.

Таблица 1

1 ххОхххООххXXX1100000010ОООО

2- OOlxxxOOxxXXX0000000011ОООО

3lOlxxxOOxxXXX1000000011ОООО

4OllxxxOOxxXXX0100000011ОООО

5111хз ;хООххххх1100000011ОООО

6xxxOOOlOxxXXX0000000000ОООО

7xxxlOOlOxxXXX0000000000111,1 8ххх01010ххххх00000000011111 9 xxxOOllOxxXXX00000000101111 lOxxxllx.lOxxXXX0000000000ОООО IKxxxlxllOxxXXX0000000000ООО0.

Продолжение табл. 1

Продолжение табл.2

Регистр управления 1 предназначен для хранения признаков программных событий; изменение содержимого заданной области основной памяти - О бит, поступ.зющий на первый вход блока записи в триггере 15 программных событий (табл. 3, столбец 5), выборка команды из заданной области основной памяти-- i бит (табл. 3, столбец 4), выборка операнда из заданной области основной памяти 0

2 бит (табл. 3, столбец 6), признак границ - 3 бит, поступающий на первый вход блока 14 выдачи результата (табл. 2, столбец 7).

Первый 2 и второй 3 регистры нижних границ адреса служат для хранения двоичного значения нижней границы адреса. Первый 4 и второй 5 регистры

верхних границ адреса служат для хранения двоичного значения верхней границы адреса. Триггер 6 выборки команды служит для запоминания программного события выборки команды из за данных границ основной памяти. Триггер 7 изменения содержимого памяти служит для запоминания программного события изменения содержимого памяти в заданных границах.

Первый арифметико-логический блок

8служит для занесения с сервисной магистрали 20 и с шины 19 микропрограммной записи информации в регистр управления 1, первый 2 и второй 3

5 регистры нижних границ адреса, считывание информгщии из первого 2 и второго 3 регистров нижних границ адреса на сервисную магистраль 20, а также производит арифметические действия в двоичном коде по сложению значения нижней границы адреса, взятого в дополнительном коде, с текущим значением адреса основной памяти.

Второй арифметико-логический блок

9служит для занесения информации в первый 4 и второй 5 регистры верхних границ адреса, для обмена информацией регистров 4 и 5 с сервисной магистралью 20, а также для осуществления тех же арифметических действий, но только со значением верхней границы адреса.

Блок местного управления 10 служит для задания рабочих режимов пер вому 8 и второму 9 арифметико-логическим блокам. Значения столбцов табл. 1 следующие: входы - 1 - перенос с младших разрядов с буферной памяти результатов 13 первого арифQ метико-логического устройства 8;

2 перенос с младших разрядов с буферной памяти 13 результатов второго арифметико-логического устройства 9;

3 триггер 12 синхронизации; 4-13 - j значения описаны; выходы: I - CinA,

2 - CinB; 3 - Ms25 4 - Ms3 - Al; 5 - Ms3 - A2: 6 - Ms3 - HI; 7 - Ms3 - B2; 8 - Ms5; 9 - MslO; 10 - Msl2; 11 - CuAl; 12 - CuA2; 13 --CuBl;

0

5

0

14 - CuB2. Обозначения: A - для первого арифметико-логического блока 8, В - для второго арифметико-логического блока 9. Буферная память признаков обращения памяти служит для запоминания на один цикл как самого фак- та обращения к памяти, так и ее признаков выборка команда, запись или чтение). Смена информации происходит в каждом цикле по синхросигналу 7.

Триггер 12 синхронизации позволяет синхронизовать работу устройства Запуск триггера происходит по синхросигналу триггера 1, а сброс по синхросигналу 6.

Буферная память 13 результатов состоит из четырех бит и служит для запоминания значения переносов и признаков равенства нулю младших разрядов слагаемых первого 8 и второго 9 арифметико-логических блоков

Блок 14 вьщачи результатов анализирует значения (табл. 2). В табл. 2 приняты следующие обозначения: столбец 1 - ZDA первого арифметико-логического блока 8 (фиг. 2), столбец 2 - ZDA3D с буферной памяти 13 результатов: столбец 3 - ZDB со второго арифметико-логического блока 9j столбец 4 - ZDB3D с буферной памяти 13 результатов; столбец 5 - перенос с первого арифметико-логического блока 8, столбец 6 - перенос со второго арифметико-логического блока 9; столбец 7 - признак границы ( и выдает результат в блок 15 записи в триггеры программных событий.

Блок 15 записи в триггеры программных событий анализирует значения регистра 1 управления (табл. 3, столбцы 4-6), выход блока 14 выдачи результата, (табл.3, столбец I), значение триггера 12 синхронизации (табл. 3, столбец 2), наличие синхросигнала 6 (табл. 3, столбец 3), и значение буферной памяти 11 признаков обращения к памяти (табл. 3, столбец 7 - обращение, столбец 8 - команда; столбец 9 - запись) и производит запуск триггеров выборки команды 6, изменения содержимого памяти и чтения из памяти 16 (столбцы 1-3 выходов).

Коммутатор 17 служит для коммутации младших, а затем и старших разрядов текущего адреса под управлением триггера 12 синхронизации.

Устройство регистрации программных событий основной памяти (фиг.1) работает следующим образом.

,

В регистр 1 управления, в первый 2 и второй 3 регистры нижней границы адрес и первьй 4 и второй 5 регистры верхних границ адреса микропрограммно (табл. 1, строки 7-9) или

по сервисной магистрали от внешнего вычислительного оборудования (табл.1, с. 12-23) заносится информация. Затем на шине разрешения микропрограммной записи и на шине разрешения

обмена с сервисной магистралью устанавливаются нулевые значения (табл.1, столбцы 7 и 8) и устройство переходит в режим работы, характеризующийся строками 1-5 табл. 1. С приходом

сигнала Обр. с признаками, эти состояния по синхросигналу ти7 запоминаются в буферной памяти признаков обращения к памяти 11 (фиг. 5), текущий адрес основной памяти поступает

на вход коммутатора 17, и на входы 1 первого 8 и второго 9 арифметико- логических блоков. На входы Gin в при равенстве нулю триггера 12 синхронизации поступают логические

единицы, а режим работы первого 8 и второго 9 арифметико-логических блоков определяет строка 1 табл. 1. По заднему фронту синхроимпульса ти1 триггер синхронизации 12 переходит

в единичное состояние, переносы Gout и выход ZD (фиг. 2) запоминаются в буферной памяти 13 результатов. Переносы с буферной памяти 13 результатов поступают на блок 10 местного

управления, работа которого характеризуется строками 2-5 табл. 1, из которой видно, что на арифметико- логические блоки поступают значения старших разрядов адресов, находяпщхся во вторых регистрах нижних (3) и верхних (5) границ (Ms ), а коммутатор 7 подает на входы I арифметико-логических блоков значения старших разрядов текущего адреса. К

началу синхроимпульса тиб на выходе блока выдачи результатов 14 установлено значение и, если оно принимает единичное значение, то при совпадении признаков программных событий

(масок), заданных в регистре 1 управления со значением буфера признаков обращения к основной памяти 11, происходит установка триггеров 6, 7 и 14 согласно табл. 3. Единичные значеНИИ триггеров 6, 7 и 16 поступают в вычислительную систему, которая может по этим событиям производить прерывание.

При необходимости имеется возмож- ность считать информацию с первого 2 и второго 3 регистров нижних границ адреса и с первого 4 и второго 5 ре- .гистров верхних границ адреса на сервисную магистр аль 20. Режим этот они- tO первого арифметико-логического блока

и являются входами первой группы устройства, первый выход первого арифметико-логического блока подключен к входу регистра управления, Устройство регистрации программных 5 входы/выходы первой и второй групп

второму входу первого арифметико- логического блока и является входом/ выходом устройства, входы/выходы первой и второй групп второго арифметико-логического блока соединены соответственно с входами/выходами первого и второго регистров верхней границы адреса, входы третьей группы соединены с входа И третьей группы

сан 24-31 строками табл. 1. Формула изобретения

событий памяти., содержащее регистр управления, и второй регистры нижней границы адреса, первый и второй регистры верхней границы адреса, триггеры выборки команды и изменения содержимого памяти, выходы которых являются выходами группы устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет формирования признака обращения к заданной зоне памяти при считывании, в устройство введены первый и второй арифметико- логические блоки, блок .местного управления, буферная памя,ть признаков обращения к паг-шти, триггер синхронизации, буферная память результатов, блок выдачи результата, коммутатор, блок записи в триггеры программных событий и триггер чтения из памяти, причем выход последнего является выходом устройства, а вход соединен с первым выходом блока записи в триггеры программных событий.

первый вход которого подключен к пер- 40 памяти, третий вход буферной памяти

вому входу блока вьщачи результата и к выходу регистра управления, второй вход соединен с выходом блока выдачи результата, второй вход ко- тор.ого подключен к первому входу буферной памяти результатов и к выходу второго арифметико-логического блока, первый вход которого соединен с выходом ком1 гутатора и с первым входом первого арифметико-логического блока, второй вход подзслючен к

первого арифметико-логического блока

второму входу первого арифметико- логического блока и является входом/ выходом устройства, входы/выходы первой и второй групп второго арифметико-логического блока соединены соответственно с входами/выходами первого и второго регистров верхней границы адреса, входы третьей группы соединены с входа И третьей группы

5

соединены сооогветственно с входами/ выходш ш первого и второго регистров нижней границы адреса, а выход подключен к второму входу буферной памяти результатов и к третьему входу блока выдачи результата, четвертый вход которого соединен с выходом буферной памяти результатов и с первым входом блока местного управления, выходы которого подключены к входам четвертой группы первого и второго арифметико-логических блоков, второй вход соединен с первым входом буферной памяти признаков обращения к памяти, информационным входом коммутатора и является первым входом устройства, а третий вход подключен к выходу триггера синхронизации и управляющему входу 5 коммутатора, информационные входы группы которого являются входами второй группы устройства, вход триггера синхронизации, второй вход буферной памяти признаков обращения к

результатов и третий вход блока записи в триггеры программных событий являются соответствующими входами третьей группы устройства, второй

45 и третий выходы и четвертый вход блока записи в триггеры программных событий соединены соответственно с входами триггеров выборки команды и изменения содержимого памяти и

50 с выходом буферной памяти признаков обращения к памяти.

гз

Изобретение относится к вычислительной технике и может быть использовано в процессоре вычислительной машины для отладки программ и сбора статистической информации о динамике обращений программ к структурам данных, расположенных в основной памяти. Целью изобретения является расширение функциональных возможностей устройства за счет формирования признака обращения к заданной зоне памяти при считывании. Устройство содержит регистр управления, первый и второй регистры нижней границы адреса, первый и второй регистры верхней границы адреса, триггер выборки команды, триггер изменения содержания памяти, первый и второй арифметико-логические блоки, блок местного управления, буферную память признаков обращения к основной памяти, триггер синхронизации, буферную память результатов, блок выдачи результата, блок записи в триггеры программных событий, триггер чтения из памяти, коммутатор. Устройство позволяет организовать сбор статистической информации об использовании данных в основной памяти для произвольных программ с незначительным потреблением машинных ресурсов, связанным с обработкой зафиксированных обращений к памяти. 5 ил. 3 табл. « (Л tc ;о о а ел

ID

25

Cm

-

Cout

MS3-M рГ

HS3-A2

Cd BD ffSit

CU-AI

ош/л

24

IM -

ж

Ж

ID

Ссп

Coat

27

Ля

Cflaf

2в

CoutA

.тз

Ф I

51

Си MS3

Си

BS

Си-Аг

omZ.i

omli- omfZ.

к8.9

Фиг.З

45

A SB

-HSU MSf4

Фиг.4

I Т

MSf2 W5/J