Аналого-цифровой преобразователь Советский патент 1987 года по МПК H03M1/26 

в самосинхронизирующихся системах передачи информации за счет преобразования аналоговой величины в равно1

Изобретение относится к вычислительной технике и цифровой передаче, информации и может быть использовано для преобразования аналоговой величины в равнозначную форму кода с ирра- тщональными отрицательными основаниями (ИОО).

Цель - повьшение быстродействия и расширение области применения за счет обеспечения возможности преобразования аналоговой величины в равнозначную форму кода с иррациональными отрицательными основаниями.

На фиг.1 приведена функциональная схема аналого-цифрового преобразователя; на фиг.2 - функциональная схема блока управления; на фиг.З - схема блока компараторов; на фиг.4 - схема первого распределителя импульсов; на фиг.5 - схема второго распределителя импульсов; на фиг.6 - граф- схема алгоритма работы аналого-цифрового преобразователя.

Аналого-цифровой преобразователь (фиг.1) содержит входную шину 1, ключ 2 выборки, аналоговьй запоминающий элемент 3, ключ 4 сброса, буферный каскад 5, сумматор 6, блок 7 эталонных величин, первьш и второй блоки 8 и 9 ключей, первьй и второй распределители 10, 11 импульсов,блок 12 компараторов, блок 13 управления, шину. 14 тактовых импульсов, выходные шины 15.

Блок 13 управления содержит тактовый вход 16, входы 17 - 20 с первого по четвертый, выход 21 - 25 с первого по пятьй, блок 12 компараторов содержит первый и второй информационные входы 26, 27, вход 28 опроса, управляющий вход 29, выходы 30 - 33 с первого по четвертьй. Первьй распределитель 10 импульсов содержит тактовый вход 34, первьй и второй входы 35, 36, выходы 37; второй распределитель 11 импульсов содержит тактозначную фориз кода с иррациональич- ми основаниями. 1 з.п, ф-лы, 6 ил,, 3 табл.

вый вход 38, выходы 39-41 с первого по третий, выходы 42.

Блок 13 управления (фиг.2) содержит элементы 43 - 49 с первого по с седьмой, элемент КПИ-НЕ 50, первый и второй элементы ИЛИ 51, 52, инверторы 53 - 55 с первого по третий,элемент И-НЕ 56, триггеры 57, первьй и второй формирователи 58, 59 импуль- O сов, делитель 60 частоты.

Блок 12 компараторов (фиг.З) содержит компараторы 61 - 66, тригг ры 67 - 70, элемент ИЛИ 71, элемент 2И-ИПИ-НЕ 72, первьй и второй инвер- 5 торы 73, 74, элемент И 75.

Первьй распределитель 10 импульсов (фиг.4) содерла1Т регистр 76 сдвига, формирователи 77 - 79 коротких импульсов с первого по третий, эле- 0 мент ИЛИ 80, элемент И 81, триггер 82, элемент 83 задержки.

Второй распределитель 11 импульсов (фиг.5) содержит делитель 84 частоты на 2, двоично-десятичный счет- чик 85, дешифратор 86, инверторы 87 - 97, элементы И 98 - 107, регистр 108.

Аналого-цифровой преобразователь работает следующим образом. В аналого-цифровом преобразователе на основе кодов с иррациональньми основаниями веса разрядов определяются рекурентным соотношением

35

,1 + 1 f гг.е с. - вес t-ro разряда;

р 0; 1; 2...

Аналого-цифровой преобразователь работает по алгоритму, приведенному на фиг.6.

Рассмотрим работу преобразователя. Пусть веса разрядов кода с иррациональным основанием при р 1 рав- ньи 4, 0,000; V, 0,001; - 0,001; Ч- 0,002; 0,003; Ч , 0,005; Ч- 0,008; Ч, 0,013;

Сумматор 6 построен по схеме дифференциального сумматора. При этом на инвертирующий вход сумматора подается с выхода буферного каскада 5 входной сигнал, к соответствующим входам группы инвертирующих входов сумматора 6 подключены первые выходы первого блока 8 ключей, а к соответствующим входам группы неинвертирующих входов сумматора 6 - вторые выходы первого блока 8 ключей, при этом 15 ность U -

Во втором такте аналогично, как и

оказьгоается, что эталонные величины, соответствующие весам четных разрядов, подключаются через первый блок 8 ключей к неинвертирукнцим входам сумматора 6, а эталонные величины, соответствующие весам нечетных разрядов,- через первьй блок 8 ключей к инвертирующим входам сумматора 6.

Таким образом, весам, соответствующим четным разрядам, искусственно присваивается знак -, что позволяет производить кодирование в кодах ИОО без применения второго ((5 рица- тельного) источника опорного напряжения.

В табл.1 приведен пример преобразования входного сигнала, равного 5 В.

20

30

в первом, производится сравнение полученного и,, с весом 16-го разряда.

По результату сравнения блок 13 управления вьграбатьтает две единицы, которые включают соответствующие разряды на сумматор 6, аналогично предыдущему случаю, но так как они подаются на разные входы сумматора 25 (неинвертирующий и инвертирующий), то в результате вычитания получается напряжение, равное Ч . , т.е. весу пятнадцатого разряда -1,597+0,987 -0,610), далее это напряжение вычитается из и. .

Путь соответствует третьей ветви алгоритма (блоки 6, 8, 10, фиг.6). В следующем, третьем, такте преобразования происходит сравнение с f,, весом, для этого 1 в регистре 76 первого распределителя 10 импульсов необходимо дополнительно сдвинуть на один разряд. Это достигается сле- ДУЮПР1М образом.

35

В начале преобразования в блоке 13 управления при помощи первого формирователя 58 импульсов вырабатывается строб-импульс, которьй устанавливает в нулевое состояние счетчик 85 и регистр 108 второго распре- Q делителя 11 импульсов, записывает 1 в старший разряд регистра 76 первого распределителя 10 импульсов, замыкает ключ 2, в результате чего в аналоговый запоминающий элемент 3 45 записывается напряжение, равное входному. Затем по первому тактовому импульсу первый распределитель 10 имПуть соответствует третьей ветви алгоритма (блоки 6, 8, 10, фиг.6). В следующем, третьем, такте преобразования происходит сравнение с f,, весом, для этого 1 в регистре 76 первого распределителя 10 импульсов необходимо дополнительно сдвинуть на один разряд. Это достигается сле- ДУЮПР1М образом.

При появлении на выходах 24 и 25 блока 13 управления двух 1 триггер 57 устанавливается в единичное состо яние, а второй формирователь 78 импульсов первого распределителя 10 им пульсов формирует по его пер днему фронту короткий импульс, который и сдвигает 1 в регистре дополнительно на один разряд.

При появлении двух нулей на выхопульсов замыкает ключ (i-l)-ro разряда во втором блоке 9 ключей и на 50 блока 13 управления следующие вход 27 блока 12 компараторов посту- два ключа в блоке 8 ключей не вклю- пает (i-1)-й разряд, в это время на чаются и суммирование не производит- вход 26 блока 12 компараторов подано ся (соответствуют 4 ветви алгоритма входное напряжение с сумматора 6.По блоки 12, 11, фиг.6). Триггер 57 концу тактового импульса результаты 55 сравнения записываются в триггеры 67 - 70 и поступают в блок 13 управ- .ления, которьм вырабатывает значения

блока 13 управления вновь устанавливается в нулевое состояние, а третий формирователь 79 коротких импульсов первого распределителя 10 импульсов по перепаду из 1 в О сигнала с

а,, разрядов выходного кода.

В рассматриваемом слз. чае на первом такте в результате прохождения первой ветви алгоритма (блоки 1, 2, 3, 4, -5,фиг.6) определяются значения а 1, а О.

19 18

Эти значения разрядов выходного кода записываются в регистр 108 второго распределителя 11 импульсов и включают ключ в первом блоке 8 ключей, соответствующий весу ч. разряда. Так как этот разряд нечетный, то он подключается на неинвертирующий вход сумматора 6, в результате чего на его выходе получается разность U -

в первом, производится сравнение полученного и,, с весом 16-го разряда.

По результату сравнения блок 13 управления вьграбатьтает две единицы, которые включают соответствующие разряды на сумматор 6, аналогично предыдущему случаю, но так как они подаются на разные входы сумматора (неинвертирующий и инвертирующий), то в результате вычитания получается напряжение, равное Ч . , т.е. весу пятнадцатого разряда -1,597+0,987 -0,610), далее это напряжение вычитается из и. .

Путь соответствует третьей ветви алгоритма (блоки 6, 8, 10, фиг.6). В следующем, третьем, такте преобразования происходит сравнение с f,, весом, для этого 1 в регистре 76 первого распределителя 10 импульсов необходимо дополнительно сдвинуть на один разряд. Это достигается сле- ДУЮПР1М образом.

При появлении на выходах 24 и 25 блока 13 управления двух 1 триггер 57 устанавливается в единичное состояние, а второй формирователь 78 импульсов первого распределителя 10 импульсов формирует по его пер днему фронту короткий импульс, который и сдвигает 1 в регистре дополнительно на один разряд.

При появлении двух нулей на выхо блока 13 управления следующие два ключа в блоке 8 ключей не вклю- чаются и суммирование не производит- ся (соответствуют 4 ветви алгоритма блоки 12, 11, фиг.6). Триггер 57

блока 13 управления следующие два ключа в блоке 8 ключей не вклю- чаются и суммирование не производит- ся (соответствуют 4 ветви алгоритма блоки 12, 11, фиг.6). Триггер 57

блока 13 управления вновь устанавливается в нулевое состояние, а третий формирователь 79 коротких импульсов первого распределителя 10 импульсов по перепаду из 1 в О сигнала с

триггера 57 блока 10 управления вырабатывает короткий импульс, который устанавливает триггер 82 первого распределителя 10 импульсов в нулевое состояние. В единичное состояние этот триггер устанавливается после прохождения одного тактового импульса. Таким образом, пропускается один такт и на.следующем этапе преобразования сравнение производится с ,.,-нь&1 разрядом, как того требует алгоритм. В дальнейшем преобразование производится, как и в описанных тактах.

Таким образом, получается код

101100100И001100110

Веса разрядов кода ИОО следующие:

Ч, 0,000; 4- 0,002; If -0,008; ч 0,034; -0,144;

ч-, 0,001; Vg -0,001; ч- -0,003; Vj 0,005:

0,П13; 0,021; -0,055; 4-, 0,089;

..

. . - 0,233; cf,, --0,377; ч; 0,610; 0,987; 1,597; Ч„ -2,584; ч-,, 4,1&1.

Суммируя веса,соответствующие 1, в полученном коде получаем число 5, т.е преобразованное верно.

В табл.2 и 3 приводятся два примера, показывающие преобразование отрицательного входного напряжения и„ - 4 В и нулевого входного напряжения. Преобразование производится аналогичным образом.

По концу цикла преобразования блок 13 управления вырабатьгоает импульс сброса, который устанавливает триггер 57 в О, замыкает ключ 4 и аналоговый, запоминающий элемент 5 разряжается до нуля. Затем цикл повторяется снова.

Таким образом, по окончании процесса кодирования в регистре 108 второго распределителя 11 импульсов сформирован равнозначньй выходной jKOA (см.табл. 1-3), количество единиц в котором равно количеству нулей, что резко сужает спектр такой кодовой посылки и убирает постоянную со- |Ставляющую в ее спектре, а это необходимо для передачи информации в са- мосинкронизирующихся волоконно-оптических линиях связи.

Таким образом, в каждом такте работы формируются два разряда выходного кода, что обеспечивает повышение быстродействия преобразователя.

о е нФормула

6

3 о

б р в т с н и я

5

0

5

0

0

5

0

1

Аналого-цифровой преобразователь, содержащий блок эталонных величин, выходы которого подключены к соответствующим информационным входам первого блока ключей, первые выходы которого подключены к соот- , ветствующим входам группы инвертиру- гацих -входов сумматора, вторые выходы подключены к соответствующим входам группы неинвертирующих входов сумматора, выкод которого подключен к первому, информационному входу блока компараторов, блок управления, отличающийся тем- что, с целью повышения быстродействия и расширения области применения за счет обеспечения возможности преобразова-. ния аналоговой величины в равнозначную форму кода с иррациональными отрицательными основаниями, введены буферный каскад, кл10ч выборки, аналоговый запоминающий элемент, ключ сброса, первый и второй распределители импульсов, второй блок ключейJ информационные входы которого подключены к соответствующим выходам блока зталоннЫх величин, управляющие входы подключены к со ответ ствуюш/дм выходам первого распределителя импульсов, вькод подключен к второму информационному входу блока компараторов, вход стробирования которого объединен с тактовыми вxoдa ш блока управления, первого и второго распределителей импульсов и является шиной тактовых имщшьсов, первьй, второй, третий и четвертый выходы подключены соответственно к первому, второму, третьему и четвертому входам блока управления, первьй выход которого подключен к первым входам первого и второго распределителей импульсов и к управлякйцему входу ключа выборки, информационньй вход которого является входной шиной, выход через буферный каскад подключен к инверти- р ющему входу сумматора и шине нулевого потенциала через аналоговый запоминающий элемент, параллельно которому подключен ключ сброса, управляющий вход ключа сброса подключен к второму выходу блока управления, г третий выход которого подключен к управляющему входу блока компараторов и второму входу первого распределителя импульсов, четвертьй и пятьй выходы подключены соответственна к вто5

рому и третьему входам второго распределителя импульсов, выходы которого подключены к соответствующим управляющим входам первого блока ключей и являются выходными шинами устройства,

2, Преобразователь по п.1, о т- личающийся тем, что блок управления выполнен на семи элементах И, первом и втором элементах ИЛИ, элементе ИЛИ-НЕ, первом, втором и третьем инверторах, элементе И-НЕ, первом и втором формирователях импульсов, триггере, делителе частоты, вход которого объединен с входом первого инвертора и первым входом пятого элемента И и является тактовым входом блока управления, выход первого инвертора подключен к второму входу пятого элемента И, выход которого подключен к первому входу шестого элемента И, выход которого подключен к первому входу

тьим выходом блока управления и подключен к первому входу элемента И-НЕ, выход которого через третий инвертор подключен к первому входу второго с элемента ИЛИ, второй вход Элемента И-НЕ является третьим входом блока управления, третий вход подключен к выходу второго инвертора, вход которого объединен с первым входом пер10 вого элемента И и является первым входом блока управления, второй вход первого элемента И подключен к инверсному выходу триггера, выход подключен к первому входу второго элёf5 мента И, второй вход которого является вторым входом блока управления, выход является четвертым выходом блока управления и подключен к первым входам элемента ИЛИ-НЕ, четвертого

20 элемента И и первому входу седьмого элемента И, второй вход которого является четвертым входом блока управления, выход подключен к второму входу второго элемента ИЛИ, выход которотретьего элемента И, второй вход под- о является пятым выходом блока уп- ключен к выходу первого формировате- равления и подключен к вторым входам ля импульсов и является первум выхо- элемента ИЛИ-НЕ и четвертого элемен- дом блока управления, вход первого И, выходы которых подключены со- формирователя импульсов подключен ответственно к первому и второму вхо- к выходу делителя частоты и объединен 0 дам первого элемента ИЛИ, второй с входом второго формирователя им- вход которого объединен с информаци- пульсов, выход которого является- ВТО- онным входом триггера, а выход под- рым выходом блока управления и под- ключен к второму входу третьего эле- ключен к входу обнуления триггера, мента И, выход которого подключен к прямой выход которого является тре- 35 тактовому входу триггера.

Таблица 1

3 и. -4 ,j , 0,209 -0,233, да

Ux, U .

i - 2 13

тьим выходом блока управления и подключен к первому входу элемента И-НЕ, выход которого через третий инвертор подключен к первому входу второго элемента ИЛИ, второй вход Элемента И-НЕ является третьим входом блока управления, третий вход подключен к выходу второго инвертора, вход которого объединен с первым входом первого элемента И и является первым входом блока управления, второй вход первого элемента И подключен к инверсному выходу триггера, выход подключен к первому входу второго элёмента И, второй вход которого является вторым входом блока управления, выход является четвертым выходом блока управления и подключен к первым входам элемента ИЛИ-НЕ, четвертого

элемента И и первому входу седьмого элемента И, второй вход которого является четвертым входом блока управления, выход подключен к второму входу второго элемента ИЛИ, выход котороО О

6 xi 8 031 0,021, да

и. 0,031 - 0,034 -0,003, i i - 2 7

7 и . -9 , -0,003 0,008, нет, U О, нет

и. -0,003 - (-0,008) 0,005, i i - 2 5

8 и . . , 0,005 0,005, да.

xi

.0,005 - 0,005 0, i i-2 3

9 и . , нет, и . О, нет.

:i

xi -(-0,001) 0,001, i i - 2 1

1 и . - Ч. , нет, и. О, нет.

xi , - - (-2,584) -1,416j(417).

1 О

О 1

1

О

О 1

О

1

11129722412

Продолжение та6л,2

::::i:::::z::i:::::i::::i:::i;z::rz

2U , ,- О

2

и. и. -ч-., -1,146 - (-0,987) -0,429(15)1

, ет, и, О, нет,О

2 xi , -0,429 - (-0,377) -0,052(43)1

xi xi 0 ет,0

2 Uxi UKI -0,052 - (-0,144) 0,092(V11)1

5U.,,, да, U, (f9 и . 0,003 0

1

6U, , нет, C, да,1 xi 0,003 - 0,013 -0,01 ((fl)1

xi x, 0 + O OOS -0,002 (V5)1

8U,.,j , да,0

4 (f3)0

9U,.-f;., , нет, U. 0, нет,0 Uv- U...-4 . -0,002 + 0,001 -0,001 (Vl)1

XlAT|-|.

10 .U 4.., , нет, U 0, нет0

1

3 и,.ху.. , нетО

xi х 06 -0.377) -0,233 (413) 1

xi

и. -0,233 - (-0,) -0,089 (VII)

5 Uxi -4 i,j , нет,

и. - -0,089 - (-0,055) -0,034 (9)

6. и. -V, нет

о

V. -0,034 - (-0,021) -0,013 (4-7)

7 и,., , нет

и. -0,013 - (-0,008) -0,005 (Ч-З)

и,,-4.., , нет

и, - -0,005 - (-0,003) -0,002 ()

Т а б л и .ц а 3

О

1

О 1

О 1

О 1

О 1

9 U, . нет

-0,002 + 0,001 -0,001 (ЧЧ)

10 . и,,. -v, . да

Пз

О

1

о о

I

(Ри.г.2

35

п

J7

J

ФигЛ

J

(Ри,г.5

Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования аналоговой величины в равнозначную форму кода с иррадиональньтми отрицательными основаниями. Цель изобретения - повышение быстродействия и расширение области применения. Аналого-цифровой преобразователь содержит входную шину 1, ключ 2 выборки, аналоговьй запоминающий элемент 3, ключ 4 сброса, буферный каскад 5, сумматор 6, блок 7 эталонных величин, первьм и второй блоки 8, 9 ключей, первьй и второй распределители 10, , 11 рмпульсов, блок 12 компараторов, блок 13 управления, шину 14 тактовых импульсов, выходные шины 15. Введение второго блока 9 ключей, первого и второго распределителей 10, 11 импульсов, ключей 2 и 4, аналогового запоминающего элемента 3 и буферного каскада 5 и изменение алгоритма работы позволило повысить быстродействие за счет одновременного определения сразу двух разрядов выходного кода и расширить область применения (Л ю со ГчЭ го 4 pi/e.f