Устройство для оптимизации распределения ресурсов с насыщаемыми потребностями Советский патент 1987 года по МПК G06F17/00 

с распределением ограниченных ресурсов. Целью изобретения является повышение быстродействия, упрощение процедуры поиска решения и расширение функциональных возможностей устройства за счет решения задач линейного программирования. Поставленная цель достигается тем, что в устройство для оптимизации распределения ресурса. с насыщаемыми потребностями, содержащее два счетчика 9 и 18, три системы сравнения 8, 15, 16, блок 35 триггеров, четыре блока элементов ИЗ, 6, 7, 12, регистр 4, четыре бло1

Изобретение относится к вычислительной технике и может быть примене но в автоматизированных системах уп равления (АСУ) при решении задач обработки информации, связанных с распределением ограниченных ресурсов.

Цель изобретения - повьшение быстродействия, упрощение процедуры поиска решения и расширение функциональных возможностей устройства за счет решения задач линейного программирования ,

При этом устройство обеспечивает решение задачи линейного программирования вида

m

г:(

max l-J

при ограничениях О х.

ПХ.А.

В основу изобретения положен простой конечньй итеративньй алгоритм, позволяющий использовать особенности задачи, выражанщиеся в простой структуре системы отграничений. В этом случае сущность решения задачи сводится к следующему:

1.Формирование множества: I {1, 2,... ,т} , k 1.

2.Поиск: j arg тах{(.

3.Задание: X min {А, М j

4.Пересчет: А max /О, А - X.),

jR4i jK-J , k k + 1.

ка памяти 3, 31, 38 и 39, вычитатель 23, введены еще шесть регистров 30, 33, 40, 42, 44 и 45, четыре дешифратора 26, 34, 36, 37, пять элементов задержки 11, 19, 24, 27 и 46, десять блоков элементов И 13, 14, 17, 20, 21, 22, 28, 32, 41 и 43, три элемента ИЛИ 2, 10, 25, блок элементов ИЛИ 29, Вход 1 и выход 47 устройства. В основу изобретения положен простой

конечньй итеративньй алгоритм, позволяющий использовать особенности задачи, выражающиеся в простой структуре системы ограничений. 1 ил.

5. Анализ:А Ovl 0 - завершение процесса, в противном случае - повторение ггунктов 2-5;

На чертеже приведена функциональная схема устройства для оптимизации распределения ресурсов с нacьш aeмыми потребностями.

Устройство содержит управляющий вход 1 устройства, первьш элемент

ИЛИ 2, первьш блок 3 памяти, первьй регистр 4, первый блок 5, второй блок 6 и третий блок 7 элементов И, первую схему 8 сравнения, первый счетчик 9, второй элемент ИЛИ 10, первый элемент 11 задержки, четвертый блок 12,пятый блок 13 и шестой блок 14 элементов И, вторую схему 15 сравнения, третью схему 16 сравнения, седьмой блок 17 элементов И, второй

счетчик 18, второй элемент 19 задержки, восьмой блок 20 элементов И, де- вятьй блок 21 элементов И, десятьй блок 22 элементов И, вычитатель 23, третий элемент 24 задержки, третий элемент ИЛИ 25, первьй дешифратор 26, четвертый элемент 27 задержки, одиннадцатьй блок 28 элементов И, блок 29 элементов ИЛИ, второй регистр 30, второй блок 31 памяти, двенадцатый блок 32 элементов И, третий регистр 33, второй дешифратор 34,блок 35 триггеров,, третий дешифратор 36, четвертьй дешифратор 37, третий блок . 38 памяти, четвертый блок 39 памяти,

четвертый регистр 40, тринадцатый блок 41 элементов И, пятый регистр 42, четырнадцатый блок 43 элементов

31298763

регистр 44, седьмой регистр держки импульса, элемент 46 задержки, инфорвыход 47 устройства.

вход на время ср ментов И. Вход э соединен с первы

Устройство содержит управляющий вход 1 устройства, служащий для приема управляющего импульсного сигнала. Вход 1 соединен с первым входом первого элемент ИЛИ 2, которьй является типовым элементом ИЛИ импульсной техники на пять входов. Вход 1 также соединен с входом первого блока 3 памяти, который является стандартным блоком, служит для хранения исходного числа А и имеет рдин кодовый выход, который подключен к . первому информационному входу первого регистра 4. По входу считывания и записи блока 3 памяти поступает запросньм сигнал на считьшание числа А. Регистр 4 служит для хранения текущего значения числа А и имеет два информационных кодовых входа и один выход. Его разрядность соответствует разрядности блока 3 памяти. Второй вход первого элемента ИЛИ 2 подключен к первым входам первого 5, второго 6 и третьего 7 блоков элементов И. Они представляют собой

вход на время срабатывания блока элементов И. Вход элемента 11 задержки соединен с первыми входами четвертого

5 12, пятого 13 и шестого 14 блоков элементов И, назначение и конструкция которых соответствует блокам 5-7 элементов И, а эти входы, в свою очередь, подключены к первому выходу

10 второй схемы 15 сравнения, которая имеет два кодовых входа для приема чийел PJ и PJ и два входа: на первом появляется импульсный сигнал в случае выполнения неравенства J j Р ,

15 а на втором - в противном случае.

Второй выход схемы 15 соединен с чет- вертым входом первого элемента ИЛИ 2, пятый вход которого соединен с первым выходом третьей схемы 16 сравне20 ния. Последняя имеет один вход для приема кода одного двоичного разряда и два импульсных выхода. Схема 16 служит для сравнения поступившего входного кода с нулем. В случае равенства

25 импульсный сигнал появляется на пер- вом выходе, в случае неравенства - на втором выходе. Быход первого элемента ИЛИ 2 соединен с первым входом

седьмого блока 17 элементов И, назна - линейки типовых элементов И и служат ЗО чение и конструкция которого соответ- для синхронизации моментов- прохожде- ствует блоку 5 элементов И, и счет- ния соответствующих кодов. Эти блоки „ входом второго счетчика 18, ко- элементов И имеют по два входа, из торый служит для подсчета импульсов, которых первый предназначен для им- содержимое которого соответствует пульса синхронизации, а второй - для. 35 индексу i. Этот счетчик построен приема соответствующего кода .числа, „Q типовой схеме, его второй вход : и один кодовый выход. Кроме того, служит Для установки в кулевое состовторой вход первого элемента ИЛИ 2. подключен к первому выходу первой схемы 8 сравнения, которая имеет два входа для кодов чисел А и М j соотяние, а счетный вход соединен с входом второго элемента 19 задержки, 40 конструкция и назначение которого соответствует элементу 11, а время задержки определяется выражением

ветственно и два выхода: на первом появляется импульсный сигнал в случае выполнения неравенства М А, а на втором - в противном случае. Пер- г вьй выход первой схемы 8 сравнения соединен с входом первого счетчика 9, который служит для подсчета числа итераций k, построен по типовой схеме, имеет один вход и один кодовый выход. В свою очередь, вход счетчика 9 соединен с первым входом второго элемента ИЛИ 10, который имеет два импульсных входа и один импульсяние, а счетный вход соединен с входом второго элемента 19 задержки, 40 конструкция и назначение которого соответствует элементу 11, а время задержки определяется выражением

--l, где t.-.,:

Lf

+ t

РГ

- t

сх.ср )

50

- время выборки числа из блока памяти;

tpj. - время записи числа на регистр;

с.ср время срабатывания схемы сравнения.

Выход второго элемента задержки соединен с первым входом восьмого ный выход и построен по типовой схе- блока 20 элементов И, который пред- ме. Третий вход первого элемента ИЛИ ставляет собой линейку типовых эле- 2 соединен с выходом первого элемен- ментов И на три входа, из них первый та 11 задержки, которьй также являет- вход служит для приема импульса синея типовым элементом и служит для за- хронизации, а второй и третий входы держки импульса,

поступающего на его

вход на время срабатывания блока элементов И. Вход элемента 11 задержки соединен с первыми входами четвертого

12, пятого 13 и шестого 14 блоков элементов И, назначение и конструкция которых соответствует блокам 5-7 элементов И, а эти входы, в свою очередь, подключены к первому выходу

второй схемы 15 сравнения, которая имеет два кодовых входа для приема чийел PJ и PJ и два входа: на первом появляется импульсный сигнал в случае выполнения неравенства J j Р ,

а на втором - в противном случае.

Второй выход схемы 15 соединен с чет- вертым входом первого элемента ИЛИ 2, пятый вход которого соединен с первым выходом третьей схемы 16 сравне ния. Последняя имеет один вход для приема кода одного двоичного разряда и два импульсных выхода. Схема 16 служит для сравнения поступившего входного кода с нулем. В случае равенства

импульсный сигнал появляется на пер- вом выходе, в случае неравенства - на втором выходе. Быход первого элемента ИЛИ 2 соединен с первым входом

г

яние, а счетный вход соединен с входом второго элемента 19 задержки, 40 конструкция и назначение которого соответствует элементу 11, а время задержки определяется выражением

г

--l, где t.-.,:

Lf

+ t

РГ

- t

сх.ср )

0

- время выборки числа из блока памяти;

tpj. - время записи числа на регистр;

с.ср время срабатывания схемы сравнения.

51298763

для приема кодов, число элементов И в этом блоке 20 соответствует максимальному значению индекса (i m). -Выход блока 20 элементов И соединен с входом третьей схемы 16 сравнения. Выход первого регистра 4 соединен с вторыми входами первого блока 5, девятого блока 21 и десятого блока 22 элементов И, Конструкция и назначение двух последних соответствует блоку 5 элементов И. Второй вход регистра 4 соединен с выходом вычита- теля 23, на первый вход которого,соединенный с выходом блока 5 элементов И, поступает текущее значение кода числа А, а на второй, соединенный с выходом блока 6 элементов И, - значение кода числа М,- . Значение разности этих кодов с выхода вычитателя

Выход четвертого элемента 27 держки соединен с входом установки в ноль второго счетчика 18 и первым входом одиннадцатого блока 28 элементов И, назначение и конструкция которого аналогична блоку 5 элементов И. Выход блока 28 соединен с вторым входом первой- схемы 8 сравнения и первым входом блока 29 элементов ИЛИ, который состоит из линейки типовых элементов ИЛИ на два входа и служит для передачи либо числа с блока 28 элементов И, либо числа с блока 22 элементов И на вход второ- 5 го регистра 30, с которым он соединен своим выходом и который построен по типовой схеме и служит для хранения текущего значения кода X -.

ход второго регистра соединен с пер- вновь поступает на регистр 4. Вычита- 20 вым входом второго блока 3t памяти.

ель построен по типовой схеме.

Второй выход первой схемы В сравнения соединен с первым входом десятого блока 22 элементов И и входом третьего элемента 24 задержки, назначение и конструкция которого соответствует элементу 11, а время задержки равно сумме задержек на блоке И, эле менте ИЛИ и при записи числа на регистр. Выход третьего элемента задерки соединен с вторьм входом второго элемента ИЛИ 10 и первым входом третьего элемента ИЛИ 25, конструкция и назначение которого аналогична элементу ИЛИ 10. Второй вход третьего элемента ИЛИ 25 соединен с выходом первого дешифратора 26, который имеет один вход, соединенный с выходом первого счетчика 9. По этому входу на дешифратор поступает значение кода индекса k со счетчика. При на выходе первого дешифратора появляется импульсный сигнал. Дешифратор построен по типо1вой схеме.

Первый вход первой схемы В сравнения соединен с выходом девятого блока 21 элементов И, первый вход которого соединен с выходом четвертого элемента 27 задержки, назначение и конструкция которого аналогичны элементу 11, а время задержки определяется выражением

2-t + t

sn

2 t.

где t - время задержки импульса на элементе И.

Выход четвертого элемента 27 держки соединен с входом установки в ноль второго счетчика 18 и первым входом одиннадцатого блока 28 элементов И, назначение и конструкция которого аналогична блоку 5 элементов И. Выход блока 28 соединен с вторым входом первой- схемы 8 сравнения и первым входом блока 29 элементов ИЛИ, который состоит из линейки типовых элементов ИЛИ на два входа и служит для передачи либо числа с блока 28 элементов И, либо числа с блока 22 элементов И на вход второ- го регистра 30, с которым он соединен своим выходом и который построен по типовой схеме и служит для хранения текущего значения кода X -. Вы

который является типовым одноадресным блоком памяти, на первый его вход поступает код числа, а на второй - код адреса с выхода двенадцатого бло- 25 ка 32 элементов И, с которбтм он соединен. При поступлении кода адреса число переписьгаается из. регистра 30 в блок 31. Таким образом, в блоке 31

накапливаются значения элементов выходного вектора (Х . ° . Блок 32 элементов И по назначению и конструкции аналогичен блоку 5. Первый вход блока 32 соединен с выходом второго элемента ИЛИ 10, а второй - с выходом третьего регистра 33, который построен аналогично регистру 30 и служит для хранения кода текущего значения индекса j-м разряде выходной кодовой шины, который, пройдя через

блок 7 элементов И, поступает на блок 35 триггеров, представляющий собой набор из га триггеров, соединенных поразрядно с кодовым выходом блока 7 элементов И, чтобы перевернуть j-й

триггер в единичное состояние. Выход блока 35 триггеров, представляющий собой кодовую шину, состоящую из выходов отдельных триггерных разрядов блока, соединен с вторым входом восьмого блока 20 элементов И. Третий вход последнего соединен с выходом третьего дешифратора 36, который служит для формирования сигнала в i-м разряде выходной кодовой шины, который открьшает i-й элемент И в блоке 20. На вход дешифратора 36 поступает код числа i со счетчика tS. Вход дешифратора также соединен с вторым входом пятого блока 13 элементов И,

71

выход которого соединен с входом третьего регистра 33, а также с входом четвертого дешигЬратора 37, назначени и конструкция которого аналогичны де шиЛратору 26. Выход дешифратора 37 соединен с входом четвертого элемента 27 задержки, а входг- с выходом второго счетчика 18, вторым входом седьмого блока 17 элементов И, выход которого соединен с входами третьего 38 и четвертого 39 блоков памяти, которые являются типовыми одноадресными блоками памяти, построены аналогично и служат для хранения векторов {М-} и {Р; соответственно. Обозначенные на схеме входы блоков являются адресными и при поступлении на них кодов с блока 17 коды i-x элементов соответствзпощих векторов появляются на выходах блоков.

Выход блока 39 памяти соединен с четвертым регистром 40, который построен по типовой схеме и служит для хранения кода i-ro элемента вектора |pj} . Выход регистра 40 соединен с вторыми входами четвертого блока 12 и тринадцатого блока 41 элементов И,- назначение и конструкция которых аналогичны. Выход четвертого блока 12 элементов И соединен с входом пятого регистра 42, который построен по типовой схеме и служит для хранения

кода текущего значения Р-,

Выход

регистра 42 соединен с вторым входом четырнадцатого блока 43 элементов И, который имеет построение.и назначение аналогичное блоку 41. Выход блока 43 соединен с первым входом второй схемы 15 сравнения, а пер- вьш вход - с вторым выходом третьей схемы 16 сравнения и первым входом тринадцатого блока 41 элементов И, выход которого соединен с вторым входом второй схемы 15 сравнения.

Выход третьего блока 38 памяти соединен с входом шестого регистра 44, которьш построен по типовой схеме и служит для хранения кода i-ro элемента вектора {М-|. Выход регистра 44 соединен с вторым входом шестого блока 14 элементов И, выход которого соединен с входом седьмого регистра 45, который построен по типовой схеме и служит для хранения кода текуще-55 четырнадцатый блок 43 элементов

го значения My. Выход регистра 45И обеспечивает прохождение чисел f.

соединен с вторыми входами второгои Pj с четвертого и пятого регистров

блока 6 и одиннадцатого блока 28 эле-40 и 42 на первый и второй входы втоментов И.рой схемы 15 сравнения. Поскольку

Выход третьего элемента ИЛИ 25 соединен с входом.-пятого элемента 46 задержки, который имеет построение и конструкцию аналогичные элементу 11 задержки, а время задержки определяется выражением

jad

или V

+ t

где t.

- время запаздьгаания на элементе ИЛИ.

Выход элемента 46 задержки является выходом 47 устройства.

Устройство работает следующим образом.

В исходном состоянии в первчэм 3, третьем 38, четвертом 39 блоках памяти записаны число А, массив и массив { р, соответственно. Все регистры и счетчики, а также второй блок 31 памяти обнулены, все триггеры блока триггеров - в нулевом состоянии. По команде Пуск, поступающей на вход 1 устройства, управляющий импульс поступает на вход первого блока 3 памяти и вызывает считывание числа А на первый регистр 4, а также через первый элемент ИЛИ 2 поступает на первый вход второго счетчика 18, увеличивая его содержимое на едини- цу, на вход второго элемента 19 задержки и на первый вход седьмого блока 17 элементов И, обеспечивая

пр охождение запроса на считывание информации по адресу i с выхода второго счетчика 18 на входы третьего 38 и четвертого 39 блоков памяти; при этом на шестом и четвертом регистрах

44 и 40 запишутся соответственно

число М . и число Я . Все разряда третьего регистра 33 находятся в нулевом положении, с третьего дешифратора 36 поступает управлякмций

потенциал I на i-й элемент восьмого блока 20 элементов И, поэтому, когда управляющий импульс с выхода второго элемента 19 задержки Ьткрывает 1-й элемент И восьмого блока 20, нулевое значение i-ro разряда поступает на вход третьей схемы 16 сравнения, которая в этом случае формирует управляющий импульс на втором выходе. Этот импульс через тринадцатый блок

вначале f О, на первом выходе второй схемы 15 сравнения появляется управляющий импульс, который обеспечивает фиксацию содержимого второго счетчика 18 через пятьш блок 13 эле- ментов И на третий регистр 33, как текущее значение i,а также - чисел

f- и М через четвертый блок 12 и тестой блок 14 элементов И на пятый и седьмой регистры 42 и 45 как текущие значения р- и Mj. Этот же импульс, задержанньи на первом элементе 11 задержки на время выполнения описаннь1Х операций фиксации, далее вновь через первьй элемент ШШ 2 поступает на вход установки в ноль счетчика 18 и весь описанный цикл работы повторяется. При этом в случае, когда PJ Pi , управляющий импульс появляется на втором выходе скемы 15 сравнения и сразу поступает на счетный вход счетчика 18 через первьй элемент РШИ 2 для организации выборки очередных элементов массивов {Р; } и { М-} из третьего и четвертого блоков 38 и 39 памяти. Когда все элементы этих массивов проверены, содержимое второго счетчика 18 становится равным т, на выходе четвертого дешифратора 37 появ- ляется импульс, который, пройдя через четвертъй элемент 27 задержки, служащий для задержки на время завершения т-й операции выборки элемен12

та массива, поступает на второй счет-. 35 шифратора 26 появляется управляющий

чик 18, устанавливая его в исходное состояние. При этом в пятом регист«- ре 42 находится максимальньй элемент: PJ массива { Р, , в третьем регистре 33 - соответствующий этому майсш- ьному Элементу индекс j, а в седьмом регистре 45 - соответствующий этому индексу элемент М массива {Mjj . Тот же импульс с выхода четвертого элемента 27 задержки по ступает на пераые входы девятого 21 и одиннадцатого 28 блоков элементов И, обеспечивая прохождение числа А с первого регистра 4 на первьй вход первой схемы 8 сравнения и прохождение числа Mj на второй вход первой схемтл 8 сравнения, а также на вход второго регистра 30 через блок 29 элементов ИЛИ,

В случае, если М . А, управляю- п1ий импульс появляется на первом выходе первой схемы 8 сравнения. Он обеспечивает прохождение сигнала с

импульс, которьй через третий элемен ИЛИ 25 и пятьй элемент 46 задержки, ;Необходимьй для выполнения последней операции пересылки числа из второго

40 регистра 30 во второй блок 31 памяти поступает на информационньй выход 47 устройстве а, сигнализируя о том, что на втором блоке 31 памяти записано оптимальное решение (Х. |

45 ставленной задачи.

I opt

поНо окончание работы устройства может наступить и раньше, при наступ ленци условия М А, означающем, чт

50 весь имеющийся ресурс израсходовался При этом управляющий импульс появляе ся на втором выходе первой схемы 8 сравнения. Он обеспечивает прохождение числа А с первого регистра 4 че55 рез десятьй блок 22 элементов И и блок 29 элементов ИЛИ на второй регистр 30, Кроме того, этот же импуль задержанньи на третьем элементе 24 задерткки до завершения выполнения on

10f530

j-й шины второго дешифратора 34 и через третий блок 7 элементов И на вход j-ro триггера блока 35 триггеров, которьй переходит при этом в единичное состояние. Кроме того, управляющий импульс поступает на вход первого счетчика 9, добавляя к его содержимому единицу, и открывает первый блок 5, второй блок 6 элементов И, обеспечивая прохождение чисел А и Щ на входы вычитателя 23, которьй выполняет рпёрацрпо (А - М ) и отсылает результат на первьй регистр 4, а также управляющий импульс, пройдя через второй элемент ИЛИ 10, от- крьгеает двенадцатьй блок 32 элементов И, обеспечивая прохождение запроса на запись с третьего регистра 33 во второй блок 31 памяти по адресу j , по которому число X: записывается с второго регистра 30 в j-й адрес второго блока 31 памяти. Помимо этого тот же управляющий импульс через первьй элемент ИЛИ 2 поступает на входы второго счетчика 18, седьмого блока 17 элементов И, второго элемента 19 задержки, повторяя весь описанный этап работы устройства. Этот з-Рап циклически повторяется, пока содержимое первого счетчика 9 не становится равным га. Это означает, что все требования потребителей выполнены. При этом устройство заканчивает работу: на выходе первого де20

25

импульс, которьй через третий элемент ИЛИ 25 и пятьй элемент 46 задержки, ;Необходимьй для выполнения последней операции пересылки числа из второго

40 регистра 30 во второй блок 31 памяти,- поступает на информационньй выход 47 устройстве а, сигнализируя о том, что на втором блоке 31 памяти записано оптимальное решение (Х. |

45 ставленной задачи.

I opt

поНо окончание работы устройства может наступить и раньше, при наступ- ленци условия М А, означающем, что

весь имеющийся ресурс израсходовался. ри этом управляющий импульс появляется на втором выходе первой схемы 8 сравнения. Он обеспечивает прохождение числа А с первого регистра 4 через десятьй блок 22 элементов И и блок 29 элементов ИЛИ на второй регистр 30, Кроме того, этот же импульс, задержанньи на третьем элементе 24 задерткки до завершения выполнения oneрации записи числа А на второй регистр 30, проходит через второй элемент ИЛИ 10 и обеспечивает прохождение запроса на запись с третьего регистра 33 во второй блок 31 памяти по адресу j, по которому число X . переписывается с второго регистра 30 в j-й адрес второго блока 31 памяти, и , наконец, тот же самый импульс, прошедший через третий элемент ИЛИ 25 и задержанный на пятом элементе 46 задержки до момента завершения последней записи на второй блок 31 памяти, поступает на выход 47 устройства, сигнализируя о том, что во втором блоке 31 памяти записано оптимальное решение

(x.,

Формула изобретения 20

Устройство для оптимизации распределения ресурсов с насыщаемьми потребностями, содержащее два счетчикоторой подключен к четвертому входу первого элемента ИЛИ, пятый вход первого элемента ИЛИ подключен к выходу Равно третьей схемы сравнения выход первого элемента ИЛИ соединен с первым входом седьмого блока-элементов И, с счетным входом второго счетчика и с входом второго элемента задержки, выход которого подключен к первому входу восьмого блока элементов И, выход восьмого блока элементов И подключен к входу третьей схемы сравнения, выход первого регистра соединен с вторым входом первого J5 блока элементов И и с первыми входами девятого и десятого блоков элементов И, второй информационный вход первого регистра соединен с выходом вычитателя, первый вход которого соединен с выходом первого элемента И, а второй вход вычитателя соединен с выходом второго блока элементов И, выход Больше первой схемы сравнения соединен с вторым входом десятого

ка, три схемы сравнения, блок триг- блока элементов И и с входом третьегеров, четыре блотса элементов И,первый регистр,.четыре блока памяти и вычитатель, причем выход Меньше или равно первой схемы сравнения соединей с счетным входом первого счетчи- 30 соединен с выходом первого дешифрака и с первыми входами первого и второго блоков элементов И, отличающееся тем, что, с целью повьшения быстродействия и расширения

тора, вход которого соединен с информационным выходом первого счетчика, первьй вход первой схемы сравнения

подключен к выходу девятого блока

класса решаемых задач за счет решения 35 элементов И, второй вход которого со- задач линейного программировария, в него введены в.торой, третий, четвертый, пятый и шестой регистры, четыре дешифратора, пять элементов задержки, десять блоков элементов И, три элемента ИЛИ, блок элементов ИЛИ, первьй вход первого элемента ИЛИ и вход считьшания первого блока памяти объединены и являются управлякмцим

единен с выходом четвертого элемента задержки, выход четвертого элемента задержки подключен к входу установки в ноль второго счетчика и к первому 40 входу одиннадцатого блока элементов И, выход которого соединен с вторьм входом первой схемы сравнения и с первым входом блока элементов ИЛИ, второй вход которого соединен с выхо- входом устройства, выход первого бло- 45 ° десятого блока элемента И, выход ка памяти подключен к первому инфор- блока элементов ИЛИ подключен к вхо- мационному входу первого регистра, ду второго регистра, выход которого второй вход первого элемента ИЛИ объ- . соединен с информационным входом единен с первым входом третьего бло- второго блока памяти, адресньй вход ка элементов И, с первым входом вто- 50 °торого соединен с выходом двенад- рого элемента ИЖ и подключен к выходу Меньше или равно первой схемы сравнения, третий вход первого элемента ИЛИ соединен с выходом первого элемента задержки, вход которого объ- 55 ходом третьего регистра, выход тре- единен с первыми входами четвертого, тьего регистра подключен к входу вто- пятого и шестого блоков элементов . рого дешифратора, выход которого под- И и подключен к выходу Меньше вто- ключен к второму входу третьего блока рой схемы сравнения, выход Больше элементов И, выход которого подключен

цатого блока элементов И, первый вход которого соединен с. выходам второго элемента ИЛИ, а второй вход двенадцатого блока элеме1 тов И соединен с вы

которой подключен к четвертому входу первого элемента ИЛИ, пятый вход первого элемента ИЛИ подключен к выходу Равно третьей схемы сравнения, выход первого элемента ИЛИ соединен с первым входом седьмого блока-элементов И, с счетным входом второго счетчика и с входом второго элемента задержки, выход которого подключен к первому входу восьмого блока элементов И, выход восьмого блока элементов И подключен к входу третьей схемы сравнения, выход первого регистра соединен с вторым входом первого блока элементов И и с первыми входами девятого и десятого блоков элементов И, второй информационный вход первого регистра соединен с выходом вычитателя, первый вход которого соединен с выходом первого элемента И, а второй вход вычитателя соединен с выходом второго блока элементов И, выход Больше первой схемы сравнения соединен с вторым входом десятого

блока элементов И и с входом третьего элемента задержки, вььход которого соединен с вторым входом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, второй вход которого

тора, вход которого соединен с информационным выходом первого счетчика, первьй вход первой схемы сравнения

подключен к выходу девятого блока

единен с выходом четвертого элемента задержки, выход четвертого элемента задержки подключен к входу установки в ноль второго счетчика и к первому входу одиннадцатого блока элементов И, выход которого соединен с вторьм входом первой схемы сравнения и с первым входом блока элементов ИЛИ, второй вход которого соединен с выхо- ° десятого блока элемента И, выход блока элементов ИЛИ подключен к вхо- ду второго регистра, выход которого соединен с информационным входом второго блока памяти, адресньй вход °торого соединен с выходом двенад- ходом третьего регистра, выход тре- тьего регистра подключен к входу вто- рого дешифратора, выход которого под- ключен к второму входу третьего блока элементов И, выход которого подключен

цатого блока элементов И, первый вход которого соединен с. выходам второго элемента ИЛИ, а второй вход двенадцатого блока элеме1 тов И соединен с вы13

1298763

к входу установки в единицу блока триггеров, прямой выход которого соединен с вторым входом восьмого блока элементов И, третий вход которого сорой вход тринадцатого блока элементов И объединен с первым входом четырнадцатого блока элементов И и подключен к выходу

неравно т ретьей

единен с вьгходом третьего дешифратора, схемы сравнения, выход тринадцатого вход которого объединен с вторым входом пятого блока элементов И, с входом четвертого дешифратора и с вторым входом седьмого блока элементов И и подключен к информационному выходу 10 второго счетчика, выход пятого .блока элементов И соединен с входом третьего регистра, выход четвертого дешифратора подключен к входу четвертого элемента задержки, выход седьмого f5 блока элементов И соединен с адрес- . ными входами третьего и четвертого блоков памяти, выход четвертого блока памяти через четвертый регистр подключен к второму входу четвертого 20 Эпока элементов И и к первому входу тринадцатого блока элементов И, втоблока элементов И подключен к первому входу второй схемы сравнения,второй вход которой подключен к выходу четырнадцатого блока элементов И, второй вход которого подключен к выходу пятого регистра, вход которого подключен к выходу четвертого блока элементов И, выход третьего блока памяти через шестой регистр подключен к второму входу шестого блока элементов И, выход которого через седьмой регистр подключен к вторым входам второго и одиннадцатого блоков элементов И, выход третьего элемента ИЛИподключен к входу пятого элемента задержки , выход которого является информационным вьскодом устройства.

Редактор Е.Папп Заказ 891/52

Составитель Т.Сапунова Техред Л.Сердюкова Корректор О,Луговая

Тираж 673 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

.Производственно-полиграфическое предприятие, г.Ужгород, уи.1р..чя,4

3

14

рой вход тринадцатого блока элементов И объединен с первым входом четырнадцатого блока элементов И и подключен к выходу

неравно т ретьей

схемы сравнения, выход тринадцатого

блока элементов И подключен к первому входу второй схемы сравнения,второй вход которой подключен к выходу четырнадцатого блока элементов И, второй вход которого подключен к выходу пятого регистра, вход которого подключен к выходу четвертого блока элементов И, выход третьего блока памяти через шестой регистр подключен к второму входу шестого блока элементов И, выход которого через седьмой регистр подключен к вторым входам второго и одиннадцатого блоков элементов И, выход третьего элемента ИЛИподключен к входу пятого элемента задержки , выход которого является информационным вьскодом устройства.

Изобретение относится к вычислительной технике и может быть применено в автоматизированных системах управления (АСУ) при решении задач обработки информации, связанных 7 4 Выход IS5 СО СХ) vj 05 00