Устройство фазовой синхронизации Советский патент 1988 года по МПК H04L7/02 

Изобретение относится к импульсной технике, а именно к устройствам фор- мирования опорных последовательностей импульсов с автоматической коррекцией фазы относительно входного сигнала синхронизации, и может быть использовано для формирования управляющих импульсов последовательностей в устройствах корреляционной обработки ра- диолокационной.информации, трактах прецизионного измерения дальности и в синхрогенераторах аппаратуры передачи цифровой информации.

Цель изобретения - расширение функ циональных возможностей путем расширения диапазона рабочих частот и длительностей фазирующих сигналов и сигналов задающего генератора.

На фиг. I представлена структур- ная злектрическая схема устройства фазовой синхронизации; на фиг. 2 - вариант выполнения коммутатора; на фиг, 3 - временные диаграммы, поясняющие работу устройства.

Устройство фазовой синхронизации содержит задаюршй генератор 1, линию задержки 2, блок памяти 3, дешифратор 4, коммутатор 5 и одновибратор

б,причем в состав коммутатора входят мультиплексор 7, элемент ИСКЛЮЧАРЦЕЕ ИЛИ 8 и элемент И 9.

Устройство фазовой синхронизации работает следующим образом.

Задающий генератор 1 генерирует цифровую последовательность импуль- сов, а линия задержки 2 - серию опорных последовательностей импульсов. Сдвиг фаз между опорными последовательностями импульсов определяется временем задержки между соседними от- водами линии задержки . При числе отводов линии задержки 2, равном п, формируется (n+l) реализаций опорной последовательности импульсов (фиг.За,

в,г, д, е, ж) при . Фазирующий сигнал (фиг. Зб), поступаюр ий в момент t, на вход синхронизации блока памяти 3, фиксирует своим передним фронтом (перепадом из О в 1) на {п+1) выходах блока памяти 3 состоя- ние логических уровней, присутствующих в этот момент времени на соответствующих отводах линии задержки 2 (сМ|,„ фиг. 3, 3, и, к, л, м, н),

(п+1)-Разрядный позиционный код на выходе блока памяти 3 соответствует сдвигу фазы фазирующего сигнала относительно опорной последовательности задающего генератора J. Дещифратором

4 (п+1)-разрядный позиционный код дешифрируется в П-раЗрЯДНЫЙ ДВОИЧНЬЕЙ код, где m logjn+ 3, СО - ближайшее меньщее целочисленное значение.

Коммутатор 5 в соответствии с управляющими кодами, поступающими с дешифратора 4, пропускает на выход устройства одну из (п+1) опорных последовательностей импульсов, причем на выход устройства передается та опорна последовательность, у которой перепад уровня из 1 в О имеет упреждение относительно положительного фронта фазирующего импульса не более, чем на it (фиг, 3,ж).

В связи с конечным временем дешифрации кода в дешифраторе 4 на выходе коммутатора 5 правильная опорная последовательность импульсов устанавливается по истечении времени € (фиг. 3,о), Для исключения появления ложных импульсов на выходе предусмотрен одновибратор 6, который формирует бланкирующий шчпульс (фиг, 3,п) по переднему фронту фазирующего сигнала. Бланкируюпшй сигнал поступает на стро бируюрщй вход коммутатора 5 и запрещает прохождение информации на выход устройства на время переключения дешифратора 4 и устанавливает на выходе устройства уровень О, совпадающий с уровнем нача.пьной фазы выбранной опорной последовательности. Длительность бланкиру ощего импульса t , должна быть не менее времени дешифрации cTg.

Задний фронт блаикирующего импульса в целях исключения появления ложных импульсов на выходе устройства должен находиться в интервале нулевой фазы выбранной опорной последовательности.

В устройства; предусматривается возможность инвертирования соответст- BjnoEpix опорных последовательностей, что обеспечивается коммутатором 5, вариант реализации которого показан на фиг, 2. При этом производится привязка не только к (п+) основным опорным последовательностям импульсов, но и к (n+l) инвертированным опорным последовательностям импульсов, что позволяет получить удвоенное число опорных сигналов без увеличения числа отводов и удлинения линии задержки 2, В коммутаторе 5 выход мультиплексора 7 подключен к первому входу элемента ИСЮП| ЧАЮВ|ЕЕ ИЛИ 8, который выполняет логическую

операцию сложения по модулю 2. В зависимости от логического уровня на втором входе элемента ИСКЛОЧАЮВ ЕЕ ИЛИ 8 на выходе этого элемента появляет- ,. ся выбранная мультиплексором 7 опорная последовательность импульсов в прямом или инверсном виде. При уров- . не О на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 обеспечивается про Q хождение выбранной опорной последовательности импульсов в нормальном виде, а уровень 1 приводит к инвер сии выбранной опорной последовательности.

В связи с конечным временем дешифрации в дешифраторе 4 на интервале fg на выходе мультиплексора 7 и эле- -мента ИСКЛЮЧАИЦЕЕ ИЛИ 8 наблюдается состояние неопределенности. Одновиб- 2о ратор 6 запрещает прохождение через элемент И 9 опорной последовательности импульсов до завершения окончания переходных процессов.

Ф о рмула изобретения

1. Устройство фазовой синхронизации, содержащее последовательно соединенные задающий генератор и линию задержки., вход и п отводов которой подключены к соответствующим информаци. Q 5

о

5

0

онным входам коммутатора, а также блок памяти, вход синхронизации которого является входом фазирующего сигнала устройства, отличающееся тем, что, с целью расширения функциональных возможностей путем расшире- ния диапазона рабочих частот и дпи- тельностей фазирующих сигналов и . сигналов задающего генератора, введены дешифратор и одновибратор, при этом вход и п отводов линии задержки через последовательно соединенные блок памяти и дешифратор подключены к m управляющим входам коммутатора, к стробирующему входу которого под- кгаочен выход одновибратора, вход которого объединен с входон синхронизации блока памяти, причем выход коммутатора является выходом устройства. 2. Устройство по п. 1, отличающееся тем, что коммутатор выполнен в виде последовательно соединенных мультиплексора, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И, причем п+1 входов мультиплексора являются информационгшми входами, (m-l) входов мультиплексора и второй вход элемента ИСКЛЮЧАКЩЕ ИЛИ - управляющими входами, второй вход и выход элемента И - стробирую1щим входом и выходом коммутатора.

Фиг.1

Изобретение относится к импульсной технике. Цель изобретения - расширение функциональных возможностей путем расширения диапазона рабочих частот и длительности фазирующих сигналов и сигналов задающего г-ра. Устройство содержит задающий г-р 1, линию задержки 2, блок памяти 3, коммутатор 5. Вновь введены дешифратор 4 и одновибратор 6. Коммутатор 5 состоит из мультиплексора, элемента ИС - КЛЮЧАЩЕЕ ИЛИ, элемента И. 1 з.п. mtf 3 ил. 00 о а 4 СП