Одноразрядный двоичный сумматор Советский патент 1990 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может Оыть исполл - Эовано для построения условных сумматоров в цифровых системах общего и специального назначения.

Цель изобретения - упрощение сумматора при реализации его на МДП-тран- зисторах.

На фиг.1 представлена принципиаль- Пая схема одноразрядного двоичного сумматора; на фиг.2 - пример реализации многоразрядного условного сум- Матора с использованием данных одноразрядных двоичных сумматоров,. Схема устройства (фиг.1) содержит элемент 1 РАВНОЗНАЧНОСТЬ, блок 2 формирования суммы, блок 3 формирования (переноса, элементы НЕ 4 и 5, входы 6 И 7 слагаемых, входы 8 и 9 переноса, |выходы 10 и 11 суммы, выходы 12 и 13 Диверсии переноса, щины 14 и 15 пи- |тёния и нулевого потенциала. Блок 2 содержит МДП-транзисторы 16-21 р-типа и МДП-транзисторы 22-27 п-типа„ Блок 3 содержит МДП-транзисторы 28-33 р-типа и МДП-транзисторы 34-39 п-типа. Многоразрядный (16-разрядный) условны сумматор (фиг02) может быть построен из данных одноразрядных двоичных сумматоров 40, одноразрядных двоичных сумматоров 41 - произвольного вида, мультиплексоров 42, элементов И-1ШИ-Н 43, ИЛИ-И-НЕ 44 и усилителей 45 и 46.

Сумматор работает следующим образом, I о

Предположим, что на входах б я 7

комбинация сигналов 00 или 1.1, тогда на инверсном выходе элемента 1 РАВНОЗНАЧНОСТЬ сигнал , а на прямом выходе - сигнал () Транзисторы 16, 22, 29 и 35 закрыты, транзисторы 17 и 23 открыты, на выходах 10 и 11 суммы присутствуют сигналы, соответствующие сигналам на входах 8 и 9 переноса (.;, и I,1,, ). Состояние выходов 12 и 13 (1-, и ; ) определяется только состоянием входов 6 (а; и Ь - ), если , то 1; 1; «1 (открыты транзисторы 28 30,и 31 , если , то 1°, (открыты транзисторы 34, 36 и- 37). При комбинации сигналов на вхо

дах 6 и 7 МО, /01 значение, сигналов К,вО„ , тогда транзисторы 16 и 22 открыты и значения сигналов на выходах 10 и И суммы (5.1 „(, Sj ., ). Открыты транзисторы 29 и

35, закрыты транзисторы 30, 36, 31 и 37 и сигналы на выходах 12 и 13 - 1; ,,, 1; Г j, Следовательно, функционирование сумматора описывается уравнениями

l; R;-b;+R

- О

1;-,

+ (а;@Ь; ) 1 {., ;

. b;+k.-l;M «(a.ffib,) b; +

(a;©b;) ,

о о о

S.- 1 /Cuu - i .

.- (-(УЯ4,

i u,

;); ;)

п 5

0 5 Q

0

5

5

Благодаря наличию двух выходов сумм S° и S и двух выходов переносов 1. и И сумматор позволяет формировать два комплекта сумм и переносов: один при условии, что входящий в группу перенос равен нулю, а другой при условии, что входящий перенос равен единице. Таким образом, предлагаемый сумматор может быть использован при построении условного сумматора (см, фиг,2),

Формула изобретения

Одноразрядный двоичный сумматор, содержащий элемент РАВНОЗНАЧНОСТЬ, блок формирования суммы и блок формирования переноса8 причем входы слагаемых сумматора подключены к - входам элемента РАВНОЗНАЧНОСТЬ,, прямой и инверсный выходы которого соединены соответственно с первыми и вторыми входами блока формирования суммы и блока формирования переноса, третьи и четвертые входы которых соединены соответственно с первымгИ вторым входами переноса,сумматора, первый и второй выходы блока формирования суммы соединены соответственно с первым и вторым выходами суммы сумматора, первый и и второй выходы блока формирования переноса соединены соответственно с первым и вторым выходами инверсии переноса сумматора, отличающий- с я тем, что, с целью упрощения сумматора при реализации его на МДП-тран- зисторах, он содержит два элемента HEi, входы которых соединены с соответствующими входами переноса сумматора, а ..выходы соединены соответственно с пятым и шестым входами блока формирования суммы, который содержит шесть МДП-транзисторов р-типа и шесть МДП- транзисторов n-типа, причем истоки .

5.

первого и второго транзисторов р-ти- па соединены с шиной питания суммато ра, а стоки - с истоками соответственно третьего, четвертого и пятого, шестого транзисторов р-типа, истоки первого и второго транзисторов п-ти- па соединены с шиной нулевого потенциала сумматора, а стоки - с истоками соответственно третьего, четвертого и пятого, шестого транзисторов n-типа, стоки третьих и пятых транзисторов р- и n-типа соединены с пер75170

вым выходом блока, стоки четвертых и шестых транзисторов р- и n-типа соединены с вторым выходом блока, перг вый вход которого соединен с затворами первого транзистора р-типа и второго транзистора n-типа, второй вход блока соединен с затворами второго транзистора р-типа и первого JQ транзистора n-типа, затворы третьих, четвертых, пятых и шестых транзисторов р- и n-типа соединены с соответствующими входами блока.

Изобретение относится к вычислительной технике и может быть использовано для построения условных сумматоров в цифровых системах общего и специального назначения. Целью изобретения является упрощение сумматора при реализации его на МДП-транзисторах. Одноразрядный двоичный сумматор содержит элемент РАВНОЗНАЧНОСТЬ 1, блок 2 формирования суммы, блок 3 формирования переноса, элементы НЕ 4,5. Блоки 2, 3 выполнены на МДП-транзисторах P- и N- типа. 2 ил.

Он .

до- а,. S, . аг. йг- °}- Из

Bs1S

Ssай7 6j.

Of

Sg 03Й9

°авщ

t ttBtt

Ойfljа,}о

0,4- «м0/5-%

Ъ S6

S7 -Se

Ъ

w

5 5,2

S

S.r