Делитель частоты с переменным коэффициентом деления Советский патент 1987 года по МПК H03K23/66 

Изобретение относится к импульсной технике и может быть использовано в хронизаторах, в частности в электронных часах.

Цель изобретения - снижение потребляемой мощности за счет уменьшения емкостной нагрузки на высокочастотные цели.

На чертеже приведена электрическая структурная схема делителя частоты с переменным коэффициентом деления .

Делитель частоты с переменным коэффициентом деления содержит первый, второй и третий триггеры 1-3, генератор 4 импульсов, элемент И 5, первый и второй элементы НЕ-И 6 и 7 делитель 8 частоты, состоящий из п последовательно соединенных счетных триггеров 9.1, 9.2..„9.1,...9.П, блок 10 коррекции, кодовые входы которого соединены с М-разрядной шиной

11 коррекции.

I .. ,

Вход блока коррекции соединен с

выходной шиной 1 2 и выходом делите- ля 8, вход которого соединен с выходом второго элемента 7 НЕ-И, первый вход которого соединен с выходом генератора 4 импульсов и первым входо элемента И 5, выход которого соединен с тактовыми входами первого и второго триггеров 1 и 2. Прямой выход первого триггера 1 соединен с входом сброса второго триггера 2 и первым входом первого элемента НЕ-И 6, выход которого соединен с вторым входом второго элемента НЕ-И 7, второй вход - с инверсным выходом второго триггера 2, Вход сброса первого триггера 1 соединен с вторым входом элемента И 5 и прямым выходом третьего триггера 3, тактовый вход которого соединен с выходом блока 10 коррекции, вход сброса - с инверс ным выходом i-ro счетного триггера 9-1 делителя 8 частоты.

Блок 10 коррекции представляет собой управляемый делитель частоты. В качестве такого блока может быть использован блок, имеющий схемное решение, например микросхемы К155ИЕ8

Устройство работает следзтощим образом.

В исходном состоянии триггер 3 обнулен частотой, постуцающей на его вход сброса с инверсного выхода триггера 9-1 делителя 8. Уровень логического нуля с прямого выхода триг

5

0

5

5

гера 3 обнуляет триггер 1, уровень логического нуля с прямого выхода ,. которого, в свою очередь, обнуляет триггер 2.

Логический нуль с прямого выхода триггера 3, поступая на второй вход элемента 5, запрещает прохождение частоты генератора 4 на тактовые w входы триг геров 1 и 2. Логический нуль с прямого выхода триггера 1 поступает также на первый вход элемента 6 и обеспечивает уровень логический единицы на его выходе, что позволяет частоте генератора 4 проходить через элемент 7 на вход делителя 8.

Таким образом, в исходном состоянии выход генератора 4 (самого высокочастотного .элемента в устройстве) соединен с двумя входами элементов 5 и 7 и через элемент 7 - с входом первого счетного триггера 9.1 делителя 8.

В момент выработки блоком 10 очередного импульса, поступанвдего на тактовый вход триггера 3, сигнал обнуления на входе сброса указанного триггера отсутствует. Триггер 3 переходит в единичное состояние, снимая сигнал обнуления с триггера 1 и разрешая прохождение частоты генератора 4 на тактовый входы триггеров 1 и 2. По соответствующему фронту импульса генератора 4 триггер 1 переходит в единичное состояние, 5 снимает сигнал обнуления триггера 2 и подает логическую единицу на первый вход элемента 6. Совпадение двух логических единиц на входах этого - элемента обеспечивает уровень логического нуля на его выходе и запрещает прохождение импульсов генератора 4 через элемент 7 на вход делителя 8.

0

0

45

I

Спустя период частоты генератора 4 триггер 2 переключается в единичное состояние. Логический нуль с его инверсного выхода, поступая на второй вход элемента 6, обеспечивает по

50 явление логической единицы на его выходе, что разрешает прохождение импульсов генератора 4 через элемент 7 на вход делителя 8. Таким образом, на входе делителя 8 пропущен один

55 период частоты генератора 4, что соответствует увеличению коэффициента деления делителя 8 на единицу.

Спустя некоторое время на вход сброса триггера 3 поступает сигнал

fO

31320899

обнуления, последовательно переводя все три триггера 1-3 в исходное (нулевое) состояние.

Для определенности считают, что переключение триггеров 1-3 и счетных 5 триггеров 9.1,9.2...9.1,.,.9.П делителя 8 происходит при изменении сигнала на их тактовых входах с логической единицы (высокий уровень) на логический нуль (низкий уровень). В состав блока 10 входят счетные триггеры. Любое изменение их состояния, а значит и уровня сигнала на выходе блока 10, возможно только при перепаде сигнала на выходе делителя 5 8 с уровня логической единицы на уровень логического нуля. Но в цепочке из п последовательно соединенных триггеров 9.1, 9.2...9.i,...9.n делителя 8 изменение состояния последнего 20 триггера на нулевое сопровождается таким же изменением состояния всех триггеров делителя 8.

Если снять сигнал обнуления триггера 3 с инверсного выхода счетного триггера 9.1 делителя 8, то к момен-, ту прихода сигнала переключения на тактовый вход триггера 3 с выхода блока 10, сигнал обнуления будет отсутствовать.

Ступень делителя 8, с которой снимается сигнал обнуления триггера 3, определяется следующим образом. Пусть частота импульсов генератора 4-f, а частота на входе обнуления триггера 1 - F, емкость цепи тактовых входов триггеров 1 и 2 - С,, а

ul и 2 - 1 ).

Проигрьш связан с дополнительным потреблением тока по цепи обнуления триггера 1 и имеет величину

I, и

2f Y С,

Тогда суммарное преимущество можно определить из выражения

Г 1

л1 2 iru f . с(1 F.C.J.

Оптимальное значение частоты F можно найти по экстремуму М в зависимости от F, оно будет

25

F

Ct

СрТ

Номер 1 триггера делителя 8, с ко . торого снимается сигнал обнуления 30 триггера 3, определяется как целое

f значение log -

35

1 Е

log г

CL.

М-1

Ср Т f

i

цепи обнуления триггера 3 - С Тогда Р частоте генератора f среднее емкостное потребления на ем- 32768 Гц; К 4-6, Т 1 с и ре40 альном соотношении величина F обычно находится в пределах 2048 кости С, будет

I, и

fC

i 3

а с учетом работы данного устройства

С, 2ЙР

так как время включения элемента 5 составляет половину периода частоты F, а максимальная (усредненная) частота на выходе блока 10 составляМ

ет 2 , где М - количество разрядов блока 10 при периоде повторения импульсов коррекции равном Т.

Таким образом, преимущество применения предлагаемого устройства определится из выражения

ul и 2 - 1 ).

Проигрьш связан с дополнительным потреблением тока по цепи обнуления триггера 1 и имеет величину

I, и

2f Y С,

Тогда суммарное преимущество можно определить из выражения

Г 1

л1 2 iru f . с(1 F.C.J.

Оптимальное значение частоты F можно найти по экстремуму М в зависимости от F, оно будет

25

F

Ct

СрТ

Номер 1 триггера делителя 8, с ко- торого снимается сигнал обнуления триггера 3, определяется как целое

f значение log -

1 Е

log г

CL.

М-1

Ср Т f

512 Гц, а i 4-6.

Формула изобретения

Делитель частоты с переменным коэффициентом деления, содержащий делитель частоты, состоящий из п последовательно соединенных счетных триггеров, выход которого соединен с выходной шиной и входом блока коррекции, кодовые входы которого соединены с М-разрядной шиной коррекции, первый триггер, прямой выход которого соединен с первым входом первого элемента НЕ-И, второй триггер и генератор импульсов, отличающийся тем, что, с целью снижения потребляемой мощности, в него введены третий

5 13208996

триггер, элемент И и второй элементка коррекции, вход сброса - с ииверсНЕ И, выход которого сое;щнек с вхо-ным выходом i-ro счетного триггера

дом делителя частоты, первый вход - делителя частоты, где

с выходом генератора импульсов и пер-

вым входом элемента И, второй вход - 5 v I ч I Cj Гм-7

с выходом первого элемента НЕ-И, пер- ° -|Ср Т f

вый вход которого соединен с входом

сброса второго триггера, второй ,т -где f частота генератора импульвход - с инверсным выходом второгоCOBJ

триггера, тактовый вход которого со- WТ - период коррекции;

единен с тактовым входом первогоС, - емкость цепи тактовых вхотриггера, и выходом элемента И, вто-дов двух триггеров;

рой вход которого соединен с входомс - емкость цепи обнуления одсброса первого триггера и прямым вы-ного триггера;

ходом третьего триггера, тактовый 15М - количество разрядов блока

вход которого соединен с выходом бло-коррекции.

Изобретение может быть использовано в хронизаторах, в частности в электронных часах. Цель изобретения - снижение потребляемой мощности устройства. Делитель частоты содержит триггеры 1 и 2, генератор 4 импульсов, элемент НЕ-И 6, делитель 8 частоты, состоящий из счетных триггеров 9.1...9.П, и блок 10 коррекции. Введение триггера 3, элемента И 5, элемента НЕ-И 7 и образование новых (Функциональных связей уменьшает емкостную .нагрузку на высокочастотные цепи. 1 ил. с 1 Л V 7/