Буферное запоминающее устройство Советский патент 1987 года по МПК G11C19/00 

логических анализаторах. Цель изобретения - расширение области примене-т ния за счет асинхронных записи и считывания данных Устройство содержит последовательно соединенные информационные регистры 1, каждый из кото- рьк управляется сигналами с разрядных выходов реверсивного сдвигового регистра 2 управления и сигналами с последующего регистра, указывающих на то, хранит он информацию или нет. Устройство работает в двух режимах. В первом режиме Первый вошел - первый вьшгел данные поступают по сигналам с входов 14 на первый регистр и автоматически продвигается в сторону последнего до первого занятого .данными регистра. Считывание осуществляется из последнего регистра по сигналам чтения, поступающим на вход 15.

1

Изобретение относится к вычислительной технике и цифровой автоматике, может быть использовано для сопряжения вычислительных устройств различного быстродействия между собой и устройствами ввода-вывода в ин- те1 фейсах вычислительных систем и логических анализаторах и является усовершенствованием устройства по авт. - св. № 1138835.

Целью изобретения является расширение области применения устройства за счет обеспечения возможности асинхронных записи и считывания данных.

На фиг.1 приведена схема буферного запоминающего устройства; на фиг.2 - временная диаграмма работы при поочередном поступлении на ЕХОД устройства сигналов Загрузка, одновременном поступлении сигналов Загрузка и Разгрузка и сигнала Разгрузка ; на фиг.З - временная диаграмма работы при поступлении сигнала Разгрузка до окончания сигнала Загрузка и поочередном выполнении этих операций; на фиг.4 - пример реализации информационного регистра.

Буферное устройство содержит информационные регистры 1, реверсивный сдвиговый регистр 2 управления, перВо втором режиме работы - режиме буфера - задается глубина буферизации на входах 22 кода глубины буферизации по сигналу на входе 13. Запись данных происходит в первый регистр по сигналам на входе 14. С каждым сигналом весь массив данных сдвигается в сторону последнего регистра. Считывание осуществляется из последнего регистр-а по сигналам 15. С -каж- цым сигналом считывания весь массив данных сдвигается в сторону последнего, регистра. Элементы И 5, 6, 23 и 24, элементы ИЛИ 3, 4, 27 и 28, злементы НЕ 7, 8, 29 и 30, элементы задержки 33 и 34, триггеры 31 и 32 обеспечивают возможность независимого синхронного обращения в режимах записи и чтения данных. 4 ил. 1 табл

вый и второй злементы ИЛИ 3 и 4, первый и второй элементы И 5 и 6, первый и второй элементы НЕ 8, группу информационных входов 9, управляющий выход 10 устройства, выход 11 сигнала загруженности устройства, первый информационный вход 12 устройства, вход 13 записи кода глубины буфери- 0 зации, вход 14 сигнала записи, вход 15 сигнала чтения, группу информационных выходов 16, выход 17 сигнала ответа при записи, выход 18 сигнала освобождения устройства, второй ин5 формационный вход 19 устройства, вход 20 нач;зльной установки, выход 21 сигнала ответа при чтении, группу входов 22 кода глубины-буферизации, третий, четвертый, пятый и шестой эле0 менты И 23 - 26, третий и четвертый элементы ИЛИ 27 и 28, четвертый и третий элементы НЕ 29 и 30, первый и второй триггеры 31 и 32 и первый и второй элементы 33 и 34 задержки.

5 Группа информационных входов 9 (фиг.1) являе гся входом цепочки по- следовательио соединенных информационных регистров 1, а группа информационных выходов 16 - выходом цепочQ ки информационных регистров 1. Первый вход синхронизации каждого, кро3

ме последнего, информационного регистра 1 соединен с управляющим выхо дом следующего информационного ре- гистра, а последнего в цепочке - с инверсным выходом триггера 32. Эти связи служат для распространения сиг нала продвижения информации по цепоч ке информационных регистров 1 (при чтении данных). Второй вход синхрони зации каждого информационного регист ра 1 подсоединен к выходу соответ- ствукнцего разряда реверсивного сдвигового регистра 2 управления.

С помощью этих связей регистр 2 управления задает режим работы каждого информационного регистра 1: пропускание информации при логическом О на вторых входах синхронизации информационных регистров 1 или запись (. защелкивание) текущей информации при появлении на этих входах логической 1. При наличии уровня логической 1 на втором входе синхронизации информационных регистров разрещается запись информации с входов регистров по отрицательному фронту сигнала на первом входе синхронизации. Управлякшщй выход первого в цепочке информационного регистра 1 является управляющим выходом 10 устройства.

Выходы первого и последнего разрядов регистра 2 управления являются соответственно выходом 11 сигнала загруженности устройства и выходом 18 сигнала освобождения устройства и служат для индикации загруженности устройства. Первый и второй входы задания режима регистра 2 управления управляют его работой, которая определяется в соответствии с таблицей.

Первый и второй входы задания режима регистра 2 управления подключены соответственно к выходам элемен

10

15

20

3238Д4

тов ИЛИ 3 и 4, первые входы которых соединены с входом 13 записи кода глубины буферизации, что позволяет задавать регистру 2 режим пара ллель- ной записи кода с входа 22 (пятый вход регистра 2 управления). Цепи прохождения сигналов на вторые входы элементов ИЛИ 3 и 4 с выходов триггеров 31 и 32 через элементы НЕ 7 и 8 и И 5 и 6 обеспечивают поступление на первый и второй входы регистра 2 управления не более одного единичного сигнала при любых сочетаниях сигналов на выходах триггеров 31 и 32.

При одновременном поступлении единичных сигналов с выходов триггеров 31 и 32 и при нулевом сигнале на. входе 13 Ма первый и второй входы регистра 2 управления поступают О, что соответствует режиму Нет операции (таблица). Третий и четвертый входы регистра 2 управления соединены соответственно с первым 12 и вторым 19 25 информационными входами устройства и служат для последовательного ввода в регистр 2 управления 1 (справа че- рез вход 19) или О (слева через вход 12). . .

Пятый, щестой и седьмой входы реверсивного сдвигового регистра 2 управления являются входами соответственно параллельной записи информации, синхронизации и начальной установки регистра и соединены с группой 22 входов кода глубины буферизации устройства, выходом элемента 34 задержки и входом 20 начальной установки устройства.

Триггеры 31 и 32 предназначены для фиксации признаков соответственно записи и чтения данных на время выполнения соответствующих операций.

Элемент 33 задержки, выход которого соединен с синхронизирующими входами триггеров, формирует интервал времени Т1, необходимый для обеспечения времени предустановки триггеров.

Элемент 34 задержки формирует интервал времени Т2, обеспечивающий время предустановки сигналов на входах задания режима регистра 2 относительно сигнала на его входе синхронизации, а в совокупости с элементом 33 задержки - время, необходимое для прохождения информации через все информационные регистры в режиме записи, и зремя, необходимое для распространения сигнала продвижения ин30

35

40

45

0

5

формации в режиме чтения через все регистры, начиная с последнего, т.е. время, необходимое для перезаписи информации в каждом из информационных регистров 1 (продвижение информации в устройстве на один шаг вправо). Последние два условия обеспечивают гарантированную запись информации или ее продвижение для всех информационных регистров при любой степени заполнения буферного запоминающего устройства.

Элементы И 23 и 24 через элемент ИЛИ 27 и элемент 33 задержки обеспечивают формирование сигнала синхронизации на входах триггеров 31 и 32 при поступлении на, любой из входов 14 и 15 устройства сигналов Загруз30

3S

ка / Разгрузка

сигналов на выходах элемента НЕ 29 и 30 и выходе 18 устройства или при ниличии сигналов на входах 14 и 15 устройства и снятия запрещающих уровней сигналов. Элемент ИЛИ 28 обеспе- 25 чивает формирование сигнала логической 1 на входе элемента 34 задержки при переключении любого из триггеров 31 или 32 в логическую 1.

Элементы И 25 и 26 обеспечивают формирование сигналов ответов по совпадению наличия признаков соответственно записи и чтения на выходах триггеров 31 и 32 и сигнала на выходе элемента 34 задержки, что обеспечивает выработку сигналов ответов толь1 о после того, как соответствующая операция выполнена устройством.

Буферное запоминающее устройство работает в двух режимах: режиме Первый вошел и первый вышел с заполнением, начиная с выходного информационного регистра, и продвижением информации, по мере считывания и режиме буфера с программируемой глубиной буферизации.

При функционировании устройства I в режиме Первый- вошел - первый вы-. шел на вход 13 записи кода глубины буферизации и первый .информационньпй вход 12 подается нулевой сигнал, а. на второй информационный вход 19 - единичный.

Работа устройства начинается с подачи на вход 20 начальной установки короткого сигнала логического О, после чего на этом входе устанавливается сигнал логической 1. При этом на всех разрядных выходах регистра

Сигнал низкого уровня на первом разрядном выходе регистра 2 инвертируется элементом НЕ 29 и разрешает

и разрешающих уровня.х, Q прохождение сигнала загрузки через

элемент И 23.

Сигнал низкого уровня с последнего разрядного выхода регистра 2 запрещает прохождение сигнала разгрузки через элемент И 24.

Устройство готово к записи данных, сигналы записи и чтения должны подаваться на соответствующие входы устройства уровнем логической I. Порядок следования сигналов иллюстрируется временными диаграммами (фиг.2 и 3)..

Сигнал записи подается на.вход 14 устройства не ранее подачи соответ-. ствующей информации на группу 9 информационных входов.устройства. При, поступлении информации на группу 9 информационных входов устройства цепочка информационных регистров 1 транслирует ее на группу 16 выходов.

Сигнал логической 1 на входе 14 устройства разрешает запись логической 1 в триггер 31. Так как на остальных входах элемента И 23 имеется уровень логической 1, сигнал загрузки поступает через элементы И 23, ИЛИ 27 -на вход элемента 33 задержки. Задержанный сигнал осуществляет запись логической 1 в триггер 31, триггер запоминает признак операции загрузки. Сигнал логической 1 через элементы И 5, ШШ 3 поступает на первый вход задания режима регистра 2, что соответствует (таблица) режиму сдвиг влево регистра 2 управления.

СигНсШ логической 1 с выхода триггера .31 поступает .через элемент ИЛИ 28 и элемент 34 задержки на вход

40

45

50

323846

2 должны установиться сигналы логического О, разрешающие пропускание информации через все информационные регистры 1. В исходном состоянии на входе 20 устройства должен присутствовать уровень логической 1, на входах 14 и 15 и выходах 17 и 21 - уровень погц- 1Q ческого О, при этом триггеры 31 и 32 установлены в ноль, на выходах элементов И 23 и 24 и ИЛИ 27 и 28, элементов 33 и 34 задержки должен быть уровень логического О, .а на 15 выходах элементов НЕ 29 и 30 - уровень логической 1.

Сигнал низкого уровня на первом разрядном выходе регистра 2 инвертируется элементом НЕ 29 и разрешает

синхронизации регистра 2. Регистр 2 производит сдвиг логической 1 с входа 19 в последний разряд, переклчая тем самым последний информационный регистр в режим записи (защелквания) информации. Одновременно синал логической I с выхода элемент 34 задержки разрешает выдачу сигналов ответа и сигнал логической 1 с выхода триггера 31 поступает на вход 17 ответа при записи. Сигнал логической 1 с выхода элемента 34 здержки, кроме того, инвертируется элементом НЕ 30 и запрещает прохожд ние сигнала через элемент И 23, на выходе которого формируется сигнал .логичекого О, который вызывает по явление логического О на выходе элемента ИЛИ 27, и через интервал времени Т1 - на выходе элемента 33 задержки.

После появления сигнала ответа при записи на выходе 17 сигнал записи загрузки на входе 14 может быть . снят.

При сбросе сигнала записи тригге 31 устанавливается в исходное состоние и соответственно на выходе элемента ИЛИ 28 и через интервал времени Т2 на выходе элемента 34 задержк устанавливается логический О, а н выходе элемента НЕ 30 - логическая

Hill

I . .

Последнее обеспечивает разрешающий уровень на входах элементов 23 и 24.

Так как на последнем разрядном выходе регистра 2 управления после операции загрузки появился уровень логической 1, то на двух и трёх входов элементов И 23 и 24 присутствует уровень логической I, разрешающий прохождение сигнала как с входа 14, так и с входа 15. Тем самым, после первой операции записи устройство готово как к записи следующего информационного слова, так и к считыванию записанного информационного слова.

Запись данных может продолжаться путем повторения описанной процедуры до заполнения всех регистров. Пр каждой следующей записи логическая 1 сдвигается в регистре 2 на один щаг влево, поочередно заполняя раз

ряды регистра 2 и осуществляя защел кивание в информационных регистрах 1, соответствующих этим разрядам.

20

IQ 5 записи с

Полной загрузке буфера соответствует наличие запомненной информации в каждом из информационных регистров 1. При этом на всех разрядных выхо- . дах регистра 2 управления присутствует уровень логической I. Уровень логической 1 с первого разрядного выхода поступает на ВЬРСОД 11 сигнала загруженности устройства и через элемент НЕ 29 блокирует выполнение последующих операций записи (сигнал логического О с выхода элемента НЕ 29 запрещает прохождение сигнала

входа 14 через элементы И 23 i ИЛИ 27,. элемент 33 задержки на вход синхронизации триггера 31). Сигнал ответа при записи в этом случае в ответ на поступление сигнала записи загрузки не выдается до освобождения первого информационного р е- гистра 1.

При поступлении сигнала чтения на вход 15 он разрешает запись логи25 ческой 1.в триггер 32 и поступает на один из входов элемента И 24. Если к этому моменту времени на остальных входах элемента И 24 имеется уровень логической 1, то сигнал

0 разгрузки через элемент ИЛИ 27 поступает на вход элемента 33 задержки. Задержанный сигнал осуществляет запись логической 1 в триггер 32. Перепад уровня на инверсном выходе триггера 32, поступая на первый вход синхронизации последнего информационного регистра 1, инициирует запись в этот регистр информации с выхода предыдущего регистра и на группу 16 выходов устройства поступает новая информация (если она записана перед чтением в предыдущий регистр).

5

0

Сигнал с первого входа синхронизации последнего информационного регистра 1 передается на его управляющий выход и соответственно на соединенный с ним первый вход синхроииза- ции предыдущего ииформационного регистра 1. Распространяясь таким образом по цепочке от последнего к первому информационному регистру, этот сигнал осуществляет поочередную перепись информации в каждый информационный регистр из предыдущего. После прохождеиия сигнала через все информационные регистры 1, на втором входе синхронизации которых имеется уровень логической 1, информация в

91

устройстве окажется сдвинутый на дин шаг в сторону выхода 16.

Сигнал логической 1 с прямого выхода триггера 32 поступает через элемент ИЛИ 28 на вход элемента 34 задержки и через элементы И 6, ИЛИ 4 - на второй вход задания режима регистра 2 управления, что соответствует (таблица) режиму Сдвиг вправо регистра 2 управления. Через элемент 34 задержки сигнал логической 1 поступает на вход синхронизации регистра 2 управления и осуществляет последовательный сдвиг кода на его разрядных выходах на один шаг вправо Крайний левый (фиг.1) разрядный выход регистра 2,на котором имелся уровень логической 1,переключается в О, а соответствующий ему информационный ре гистр переключается на пропускание информации.

Одновременно сигнал логической 1 с выхода элемента 34 задержки разрешает прохождение сигнала логической 1 с прямого выхода триггера 32 через элемент И 26 на выход 21 ответа при чтении и через элемент НЕ 30 запрещает прохождение.сигнала через элементы И 23 и 24 на выходе элемента И 24, соответственно на выходе элемента ИЛИ 27 появляется логический О, а через интервал времени Т1 логический о появляется и на вых.о- де элемента 33 задержки.

После появления сигнала квитирования разгрузки на выходе 21 сигнал разгрузки на входе 15 может быть снят, после чего триггер 32 возвращается в исходное состояние, на выходах элемента ИЛИ 28 и через интервал времени Т2 на выходе элемента 34 з§- держки устанавливается логический О, а на выходе элемента НЕ 30 - логическая 1.

Последнее обеспечивает :разрешаю -: щий уровень на входах элементов И 23 и 24. Устройство готово к следующей операции.

Операция чтения М5)жет. повторяться до тех пор, пока на последнем разрядном выходе регистра 2 управления не окажется уровень логического О, т.е. пока последний информационный регистр не переключится в режим пропускания информации. В этом случае уровень логического О с последнего разрядного выхода регистра 2 управления поступит на выход 18 устройст

10

15

20

3238410

ва и запретит прохождение следующих сигналов чтения разгрузки через .элемент И 24 до тех пор, пока не будет произведена запись в последний информационный в последний информацион- ,ный регистр 1, т.е. пока на соответствующем выходе регистра 2 управления не ПОЯВД1ТСЯ уровень логической 1. Сигнал ответа при чтении при поступлении сигнала чтения в полностью освобожденное устройство выдаваться не будет до загрузки хотя бы одного информационного слова.

В предлагаемом устройстве сигналы загрузки и разгрузки могут поступать независимо друг от друга в произвольные моменты времени.

Если второй по времени из пришедших на входы устройства сигналов чтения и записи появился до момента записи признаков операции в триггеры 31 и 32, т.е. до появления сигнала логической 1 на выходе элемента 33 25 задержки, то уровень логической 1 записывается в оба триггера только в том случае, если устройство полностью не загружено и полностью не разгружено . В обратных случаях выполняется только одна операция - соответственно чтение или запись. Так как сигнал логической 1 взаимно блокируется элементами НЕ7и8иИ5и6, то на входах задания режима регистра 2 управления установится комбинация 00 - нет операции (таблица).

Сигнал синхронизации с выхода эле мента 34 задержки не изменит состояние регистра 2 управления. В устройстве произойдет сдвиг записанной информации на один разряд и будут выданы оба сигнала ответа. Вновь поступившая информация запишется в крайний левый (фигЛ) информационный регистр, на втором входе синхронизации которого имеется уровень логической 1, а на г руппе 16 выходов произойдет смена информации.

Если второй по времени из пришедших на входы устройства сигналов записи и чтения появился после записи признака операции в триггеры.31 и 32, то первой выполняется та из операций, сигнал которой поступил на вход устройства первым. Так как сигнал синхронизации поступает на входы триггеров через элемент ИЛИ 27, то повторная запись в триггеры не может произойти до сброса сигнала на выходах

30

35

40

45

50

55

элементов И 23 и 24, который осуществляется по окончании первой из опера- ций, т.е. формирования сооветствующе- го сигнала ответа и соответственно сигнала логического О на выходе элемента НЕ 30.

Выполнение второй операции разрешается после снятия сигнала первой операции, соответственно появления логической 1 на выходе элемента НЕ 30.

Для организации работы устройства в режиме буфера с программируемой глубиной буферизации необходимо в ка- честве входа управления использовать соединенные вместе входы 14 и 15.

Предварительно необходимо записать в регистр 2 управления код глубины буферизации с группы входов 22, для чего на вход 13 устройства подается сигнал логической 1, после чего на соединенные вместе входы 14 и 15 подают сигнаЛ логической 1. После записи кода глубины буферизации на вхо- де 13 вновь устанавливается уровень

логического О.

I-

Формула изобретения

Буферное запоминающее устройство по авт. св. № 1138835, отличающееся тем, что, с целью расширения области применения за счет обеспечения возможности асинхронных записи и считывания данных, оно содер- жит первый и второй триггеры, первый и второй элементы задержки, третий, четвертый, пятый и шес- т.ой элементы И, третий и четвертый элементы ИЛИ и третий и четвертый элементы НЕ, причем выход первого триггера подключен к входу первого элемента НЕ, к первому входу третье-

го элемента ИЛИ и к первому входу пятого элемента И, выход которого является выходом сигнала ответа при записи, прямой выход второго триггера подключен к входу второго элемента НЕ, к второму входу четвертого эл-емента ИЛИ и к первому входу шестого элемента И, выход которого является выходом сигнала ответа при чтении, ин-. версный выход второго триггера подключен к управляющему входу последнего информационного регистра, выход четвертого элемента ИЛИ подключен к входу второго элемента эдержки, выход которого подключен- к синхровходу реверсивного сдвигового регистра управления, к вторым входам.пятого и шестого элементов И и к входу третьего элемента НЕ, выход которого подключен к вторым входам третьего и четвертого элементов И, первые входы которых подключены к входам сброса соответственно первого и второго триггеров и являются со этветственно входом сигнала записи и входом сигнала чтения устройства, третий вход третьего элемента И подключен в выходу четвертого элемента НЕ, вход которого подключен к выходу первого раз- ряда реверсивного сдвигающего регистра управления, третий вход четверто го элемента И подключен к выходу последнего разряда реве:рсивного сдвигового регистра управления, вь(ходы третьего и четвертого элементов И подключены к.входам третьего элемента ИЛИ, выход которого подключен к входу первого элемента задержки, выход которого подключен к С-входам первого и второго триггеров, D-входы которых подключены к шине/единичного логического сигнала устройства.

5M.

«.

Ш

(n-i) JL 16

Риг. г

P,.Z(lp)

i{n-1f)- (llp)

30

Редактор Л. Гратилло

Составитель С. Шустенко

Техред Л.Сердюкова Корректор С, Шекмар

Заказ 3839/48

Тираж 589Подписное

ВНЮШИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

ФсггЛ

Изобретение относится к вычислительной технике и цифровой автомати- .ке и может быть использовано для сопряжения вычислительных устройств различного быстродействия между со- . бой и устройствами ввода-вывода в интерфейсах вычислительных систем и (Л со со 1чЭ СО 00