Буферное запоминающее устройство Советский патент 1985 года по МПК G11C19/00 

Изобретение относится к вычислительной технике и цифровой автомати ке и может быть использовано для со пряжения вычислительных устройств различного быстродействия между собой и устройствами ввода-вывода, в интер(Ьейсах вычислительных систем и логических анализаторах. Известны буферные запоминающие с обслуживанием в поряд устройства - (FIFO). Устройства ке поступления такого типа широко используются для передачи информации между двумя независимыми устройствами, например между процессором и периферийным устройством. Устройство-передатчик и устройство-приемник обращаются к буферному запоминающему устройств соответственно для записи (загрузки информации) и чтения (разгрузки) не зависимо, каждое со своей частотой обращения. В частности, устройствоприемник и устройство-передатчик могут синхронизироваться от общего источника тактовых импульсов, но об рабатывать информацию с разным быст родействием, и поэтому обращаться к буферному запоминающему устройств .в общем случае с существенно разной частотой. При этом для исключения простоев приемника и передатчика не обходимо, чтобы буферное запоминающее устройство допускало совмещение в одном цикле загрузки и разгрузки информации. Известно стековое запоминающее устройство типа FIFO, содержащее блок последовательно соединенных ре гистров, входы которого являются информационными входами устройства, а выходы регистров подключены через коммутатор к информационным выходам устройства, адресный дешифратор, RS-регистр управления и элементы И, ИЛИ, НЕ, И-НЕ 1 . Недостатки такого устройства низкая надежность, связанная с тем, что в нем не обеспечивается минимальная гарантированная длительность сигнала записи в информационный , регистр, и низкое быстродействие, связанное с невозможностью одновременной загрузки и разгрузки информации . Наиболее близким по технической сущности к изобретению является буферное запоминающее устройство, со держащее п последовательно соединенных информационных регистров с буферными элементами И-НЕ и схемой управления из элементов И-НЕ, соединенных последовательно через первый вход схем, реверсивный сдви-говый управляющий регистр, разрядные выходы которого соединены с вторыми входами управления соответствующего информационного регистра, щину считывания, соединенную с входом сдвига вправо управляющего регистра и первым входом схемы управления п-го информационного регистра, шину записи, соединенную с входом сдвига влево управляющего регистра и третьими входами схем управления всех информационных регистров 2. Однако известное устройство обладает недостаточным быстродействием, так как в каждом цикле обращение работает либо на считывание, либо на запись. Это определяется тем, что для сдвигового управляющего регистра запрещена одновременная подача сигналов сдвига влево и вправо (сигналов записи и считывания). Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее последовательно соединенные информационные регистры, причем информационные входы первого информационного регистра являются группой информационных входов запоминаюп;его устройства, информационные выходы последнего регистра - группой информационных выходов запоминающего устройства, управляющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управля}ощий выход первого информационного регистра является управляющим выходом устройства, и реверсивный сдвиговый регистр управления, разрядные выходы которого соединены с вторыми входами синхронизации соответствующих информационных регистров, введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управления соединены соответственно с выходами первого и второго эле- ментов ИЛИ, первые входы которых являются управляющим входом режима устройства, вторые входы первого

и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемента И и вход первого элемента НЕ являются входом записи устройства, первый вход второго элемента И и вход второго элемента НЕ являются входом считывания устройства, выходы первого и второго элемента НЕ соединены со вторыми входами соответственно второго и первого элементов И, третий, четвертый, пятый, шестой и седьмой входы реверсивного сдвигового регистра .управления являются соответственно первым, вторым, третьим, четвертым и пятым информационными входами устройства, выход первого разряда реверсивного сдвигового регистра управления является первым информационньтм выходом устройства, выход последнего разряда - вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра является управляющим входом продвижения информации устройства.

В отличие от известного в предлагаемом устройстве разрешено совмещение режимов записи и считывания информации. Совмещение достигается тем, что совместное появление в одном такте синхронизации сигналов записи и считывания не вызывает изменения состояния регистра управления, а совмещенный с сигналом считывания сигнал продвижения информации вызывает сдвиг информации в цепочке информационных регистров, которь1й происходит только в тех информационных регистрах, на вторые входы синхронизации которых поданы единичные сигналы. При этом количество занятых информационных регистров не меняется, а информация с информационных входов заносится в первый освобождающийся (самый левый) информационный регистр

На фиг. t приведена блок-схема буферного запоминающего устройства; на фиг. 2 - временная диаграмма устройства для случая четырехразрядного регистра управления.

Устройство содержит информационньй регистр 1, реверсивный сдвиговый регистр 2 управления, первый 3 и второй 4 элементы ИЛИ, первый 5 и второй 6 элементы И, первый 7 и второй 8 элементы НЕ, группу информационных входов 9, управляющий выход 10 устройства, первый информационный выход 11 устройства, первый информационный вход 12 устройства, управляющий вход 13 режима устройства, вход 14 записи, вход 15 считывания , группу информационных выходов 16 управляющий вход 17 продвижения информации, второй информационный выход 18, второй информационный вход 19 пятый информационный вход 20, четвертый информационный вход 21 и третий информационный вход 22 устройства.

Группа информационных входов 9 (фиг. 1) является входом цепочки п последовательно соединенных информационных регистров 1, а группа информационных выходив 16 - выходом цепочки информационных регистров 1. Первый вход синхронизации каждого, кроме п-го, информационного регистра 1 соединен с управляющим выходом предьщущего информационного регист- . ра, а последнего в цепочке - с управляющим входом 17 продвижения информации. Эти связи служат для распространения сигнала продвижения информации по цепочке информационных регистров 1 (управлянмций выход - первый вход синхронизахщи. Второй вход синхронизации каждого 1-го информационного регистра 1 (,п, где п - число информационных регистров 1 в цепсчке) подсоединен к выходу i-rp разряда реверсивного сдвигового регистра 2 управления. С помощью этих связей регистр 2 управления задает на каждом информационном регистре 1 один из двух режимов: пропускания входной информации на выход или записи входной информации по отрицательному фронту сигнала на первом входе синхронизации, который информационного регистра 1 соединен с управлякицим входом 17 продвижения информации. Управляющий выход первого в цепочке информационного регистра 1 является управляющим выходом 10 устройства, который при наращивании емкости буферного устройства и модульном построении соединяется с управляющим входом 17 продвижения информации левого (по отношению к рассматриваемому) модуля.

Выходы первого и п-го разрядов регистра 2 управления являются соответственно первым 11 и вторым 18 информационными выходами устройства и служат ;у1я индикации загруткенности устройства. Первый и второй входы регистра 2 управления являются входами задания его режима, который определяется в соответствии с табл. 1. Таблица Г Первый и второй входы регистра 2 управления подключены соответственно к выходам первого и второго элементов ИЛИ 3 и 4, первые входы кото рых соединены с управляющим входом 13 режима, что позволяет задават регистру 2 управление записи параллельной записи кода с входа 22 (пятый вход регистра 2 управления). Це пи прохождения сигналов на вторые входы элементов ИЛИ 3 и 4 с входов 1 записи и 15 считывания через элемен ты НЕ 7 и В и элементы И 5 и 6 обес печивают исключительное поступление на первьпЧ и второй входы регистра 2 управления не более одного единично го сигнала при любых сочетаниях сиг налов на входах 14 и 15. При одновременном поступлении единичных сигналов на входы 14 и 15 и при нулевом сигнале на входе 13 на первьш и второй входы регистра 2 управления поступают О, что соответствует режиму Нет операции (см. табл. 1). Третий и четвертый входы регистра 2 управления соедине ны соответственно с первым 12 и вто рым 19 информационными входами устройства и служат для последовательного ввода в регистр 2 управления 1 (справа через вход 19) или О (слева через вход 12), а для каскадного подключения к выходам 11 и 18 смежных модулей при наращивани емкости устройства. Третий, шестой и седьмой входы регистра 2 управления соединены ссютветственно с третьим 22, четвертым 21 и пятьЕМ 20 информационными входами уст.ройства и являются входами параллельного кода глубины буферизации, синхронизации и установки в О. Буферное запоминающее устройство работает в двух основных режимах (режим буфера с программируемой глубиной буферизации; режим стека с заполнением, начиная с выходного регистра, и продвижением информации по мере считывания). В режиме буфера устройство работает как устройство задержки входной информации на интервал времени, определяемый поступлением на управляющий вход 17 импульсов, число которых задается кодом на входе 22. В этом режиме на вход 13 подается единичный сигнал, устанавливающий через элементы ИЛИ 3 и 4 на первом и во втором входах регистра 2 двеЧ, что соответствует режиму параллельной записи в регистр 2 управления кода с входа 22 (см. табл. 1). Код с входа 22 записан в регистр 2 управления по первому импульсу синхронизации на входе 21, по следующим импульсам синхронизации происходит подтверждение записи этого кода до смены его на входе 22 или изменения сигнала на входе 13. Код глубины буферизации на входе 22 состоит из группы нулей в младших (левых) разрядах и группы единиц в старших (правых) разрядах. Число разрядов К, занятых единицами, определяет число информационных регистров 1, запись в которые происходит по отрицательному фронту сигнала продвижения информации, подаваемого на вход 17 и прохрдящего от п-го до (п-К+.1)-го информационного регистра по цепи распространения сигнала продвижения. Продвижение информации в этой группе информационных регистров 1 по направлению от входов 9 до выходов 16 ос тцествляется с конца цепочки к началу: информация из (n-l)-ro информационного регистра 1 переписывается в п-й, затем из (п-2)-го -В (п-1)-й и т.д. до (п-К+1)го информационного регистра 1, в который переписьшается информация с выхода (п-К)-го информационного регистра 1. Группа из (п-К) информационных регистров 1, которьЕм соответствуют нули в регистре 2 управления, включена на пропускание информации и транслирует информацию с входов 9 до выходов (п-К)-го информационного регистра.

В режиме буфера величина задержки появления информации на выходах 16 устройства относительно вход.ней информации на входах 9 равна КТ, где К - число разрядов регистра 2 управления, в которых записаны единицы ; Т - период поступления сигналов продвижения информации на входе 17.

При функционировании устройства в режиме стека на управляющий вход 13 режима и первый информационный вход 12 пoдaefcя нулевой сигнал, а на второй информационный вход 19 единичный. Порядок .следования сигналов на остальных входах и реакции на выходах иллюстрируются временной диаграммой (на фиг. 2). При этом для определенности выбрано .

Работа устройства начина&тся с подачи сигнала установки О регистра 2 управления на вход 20. Этот сигнал устанавливает в нуль все разряды регистра 2 управления, что задает на всех информационных регистра 1 режим пропускания. После этого цепочка информационных регистров 1 транслирует на выходы 16 информацию Д1, поданную на входы 9. Дальнейшая работа устройства синхронизируется сигналами с входа 21, поступающими от общего для устройства-передатчика и устройства-приемника источника. Комбинации поступающих в каждом цикле работы на входы 14, 15 и 17 сигналов записи, считывания и продвижения информации вызывают соответствующее срабатывание узлов буферного запоминающего устройства. При этом единичные сигналы на входах 14 и 15 с помощью элементов НЕ 7 и 8 и элементов И 5 и 6 взаимно блокируются, задавая при одновременном поступлении на регистре 2 управления режим Нет операции. Возможные комбинации управляющих сигналов и соответствующие им функции устройства сведены в табл. 2. При этом значени (1 или 0) переключающихся сигналов приведены для такта воздействия сигнала синхронизации на входе 21.

Таблиц а 2

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно соединенные информационные регистры, причем информационные входы первого информационного регистра являются группой информационных входов запоминающего устройства, информационные выходы последнего регистра t- группой информационных, выходов запоминающего устройства, управляющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управляющий выход первого информационного регистра является управляющим выходом устройства, и реверсивный сдвиговый регистр управления, разрядные вькоды которого соединены с вторыми входами синхронизации соответствующих информационных регистров, отличающееся тем, что, с целью повышения быстродействия, в него введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управления соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых являются управляющим входом режима устройства, вторые входы первого и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемер та И и вход первого элемента НЕ являются входом записи устройства, первый вход второго элемента И и вход второго элеменi та НЕ являются входом считывания устройства, выходы первого и второго (Л элементов НЕ соединены с вторыми входами соответственно второго и первого элементов И, третий, четвертый, пятый, шестой и седьмой входы реверсивного сдвигового регистра управления являются соответственно первым, вторым, третьим, четвертым и САЭ пятым информационными входами уст00 00 &0 СП ройства, выход первого разряда реверсивного сдвигового регистра управления является первым информационным выходом устройства, выход последнего разряда - вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра является управляющим входом продвижения информации устройства.

О Продвижение информа1р1и на одну позицию вправо, запись входной информации с входов 9 в освободившийся левый информа1щонный регистр 1

1 Состояние не изменяется О 1 О Продвижение информации на одну позицию вправо. Освобождение левого занятого информационного регистра 1

1 1 Перевод в режим пропускания левого занятого инфс1рйационного регистра 1

Состояние не Аналогично реизменяется жиму буфера

Состояние не изменяется

Корректировка информации в последнем занятом регистре 1 Заполнение О Такт 3 временкрайнего ле- ной диаграммы вого занято- (фиг. 2) го 1 разряда (сдвиг нулей вправо)

О Продвижение информации на одну позицию вправо, запись в левый незанятый информационный регистр 1 входной информации с вхоДов 9

1 Фиксация входной информации

с входов 9 в ближайшем незанятом информационном регистре 1

f

О Продвижение информации на одну

позицию вправо, записьочередной входной информациис входов 9 в освободившийсялевый регистр 1

1 Состояние не изменяется Для указания устройству-передат чику и устройству-приемнику текуще информации о занятости буферного з поминающего устройства на первый и второй информационные выходы 11 и 18 выведено двухразрядное слово состояния устройства. В табл. 3 приведена ра сшифровка двоичных кодов слова состояния. ТаблицаЗ О о Устройство не загружено 01 Устройство загружено, но полностью 1О Запрещенная комбинация пр правильном функционирован устройства 1 1 Устройство полностью загр жено

Продолжение табл.2

Заполнение 1 Входная инфорочередного мация дублирулевого разря-ется в двух да (сдвиг,- соседних левых единиц влево)регистрах 1

Сдвиг единиц Такты 1,4,5,6 влево и 7 временной

диаграммыСфиг.

Состояние не Такт 2 временизменяется ной диаграммы (фиг. 2)

Состояние не изменяется Временная диаграмма (фиг. 2) иллюстрирует переключение выходов регистра 2. управления при загрузке буферного запоминающего устройства. По мере загрузки регистр 2 управления заполняется единицами, начиная с п-го разряда. При считывании информации единицы в регистре 2 управления сдвигаются по направлению к п-му разряду, а со стороны первого разряда вдвигаются нули. Полная загрузка устройства получается при достижении разности количеств единичных сигналов на входах 14 и 15 величины п (в данном случае 4). Таким образом, предлагаемое устройство обладает большим быстродействием по сравнению с известным, так как считывание и запись информации в нем могут выполняться за один цикл вместо двух циклов. Кроме того, предлагаемое буферное запоминающее устройство может работать в режиме буфера с программируемой глубиной буферизации; позволяет корректировать последнюю записанную информацию; индицирует состояние занятости, а также позволяет наращивать емкость устройства без изменения структуры простым его каскадированием.

W

A2

3 o1/

TJT

/J

1ф t

T

/

o/

Т/7

О

/

4

he-0/

6 A 7/

5

6

27

2

«/«г, /