Устройство фазовой синхронизации Советский патент 1987 года по МПК H04L7/02 

Изобретение относится к электросвязи и может использоваться для выделения тактовой частоты из принимаемого дискретного сигнала, а также для автоподстройки частоты и фазы схем генерации опорных частот цифровых узлов аппаратуры связи по внешним синхронизирующим сигналам.

Цель изобретения - повьшение точности путем обеспечения устойчивости подстройки фазы принимаемого сигнала

На чертеже представлена структурная электрическая схема устройства фазовой синхронизации.

Устройство содержит задающий генератор 1, делитель 2 частоты, формирователь 3 импульсов установки, блок А тактовой привязки, блок 5 автоподстройки фазы, элемент ИЛИ-НЕ 6. При этом формирователь 3 импульсов установки содержит инвертор 7, первый и второй Д-т иггеры 8 и 9, элемент И 10 Блок 4 тактовой привязки содержит Е-триггер 11, первый 12 и второй 13 Д-триггеры, элемент И 14. Блок 5 автоподстройки фазы содержит первый 1К-триггер 15, первый элемент ЗИ-НЕ 16, первьи элемент ИЛИ-НЕ 17, второй элемент 3 И-НЕ 18, элемент второй ИЛИ-НЕ 19, реверсивный счетчик 20, делитель 21 частоты, второй 1К-триг- гер 22.

Устройство фазовой синхронизации работает следующим образом.

На выходе задающего генератора

Iпостоянно присутствует высокая, по сравнению с входным сигналом, частота. Импульсная частота, поступающая на вход блока 4 тактовой привязки обеспечивает привязку входного сигнала к внутренним такт ам устройства и формирование по перепаду из О в 1 на S-входе Е-триггера 11 одиночного импульса длительности в один период частоты задающего генератора

1. В исходный момент времени состояния Е-триггера 11, и первого 12 и второго 13 D-триггеров одинаковы и равны нулю. Стабильный уровено логического нуля на S-входе Е-триггера

I1обеспечивает сохранение логического нуля на его выходе и вне зависимости, от сигнала на тактовом входе блока 4 тактовой привязки, сохране- ние состояний первого 12 и второго 13 р-триггеров, а следовательно, и наличие низкого потенциала на выходе элемента И 14. Появление высокого

5

0

уровня на входе S Е-триггера 11 переключает его в состояние единицы на его R-входе, т.е. на прямом выходе второго D-триггера 13. С приходом ближайшего тактового импульса единица переписывается в первый Д-триггер 12, а на выходе блока 4 тактовой привязки, т.е. элемента И 14, появляется также единица, которая снимается со следуювщм тактом, когда единица записывается во второй о-триггер 13. Появление высокого уровня, в этот момент, через петлю обратной связи на S-входе Е-триггера 11 разрешает ему переключение в ноль, что и происходит, так как на R-входе вновь устанавливается низкий уровень. С последующими двумя тактами первый 12 и второй 13 D-триггеры возвращаются в исходное состояние и далее переключения повторяются с приходом следующих входных импульсов. Необходимость в наличии Е-тригге5 ра 11 в составе блока 4 тактовой привязки объясняет ситуация, возникающая с приходом десятого по счету импульса входного сигнала, когда к моменту его прохождения схема еще не

0 отработала предыдущий импульс и он мог бы быть потерян. Обобщая работу блока 4 тактовой привязки, можно отметить, что стабильный по фазе и частоте входной сигнал отслеживается схемой без изменения параметров (первые пять входных импульсов), резкий уход фазы вправо приводит к соответствующему смещению фазы выходного сигнала (следующие четыре импульса), уход фазы влево несколько сглаживается схемой за счет наличия Е-триггера 11 (десятый импульс).

Работа остальных узлов устройства зависит теперь от фазы и частоты импульсной последовательности на выходе блока 4 тактовой привязки.

Основным узлом устройства является блок 5 автоподстройки фазы, в котором генерация выходного сигнала обеспечивается тремя элементами: реверсивным счетчиком 20, делителем 21 частоты и вторым 1К-триггером 22. Даже при отсутствии каких-либо изменений сигнала на входе устройства за счет постоянно присутствующего тактового сигнала на выходе задающего генератора происходит последовательное, с каждым тактом, уменьшение содержимого делителя 21 частоты. Как

5

0

5

0

5

только оно достигнет нуля, на вькоде R появляется сигнал переноса низкого уровня, который сбрасывает в ноль второй 1К-триггер 22, что приводит к появлению логической единицы на его инверсном выходе, а следовательно, и на управляющем входе делителя 21 частоты. Появление тактового импульса в этот момент времени обеспечивает принудительную установку делителя 21 частоты в состояние, соответствующее состоянию реверсивного счетчика 20, а также запись единицы во второй 1К-триггер 22, так как их С-входы подключены к выходу задающего генератора 1. Далее вновь происходит последовательное уменьшение содержимого делителя 21 частоты до появления сигнала переноса на его выходе.

Цикл работы этих узлов определяет частоту последовательности импульсов а его конкретная величина соответствует содержимому реверсивного счетчика 20. Кроме того, имеется возможность принудительной установки фазы генерируемого сигнала по R-входу делителя 21 частоты, который подключен к выходу формирователя 3 импульсов установки. Одиночный импульс с его выхода сбрасывает в исходное состояние делитель 21 частоты, что приводи к появлению переноса, сбросу второго 1К-триггера 22 и переходу к началу отработки нового цикла.

Коррекция выходной частоты обеспечивается увеличением содержимого реверсивного счетчика 20, На I- и К-входы первого 1К-триггера 15, который тактируется частотой с выхода задающего генератора 1, поступают сигналы соответственно с выхода второго 1К-триггера 22 и блока 4 тактовой привязки. Первый 1К-триггер 15 переключается по перепаду из 1 в О тактового сигнала, что определяет следующую логику его работы совместно с первым 16 и вторым 18 элементами 3 И-НЕ. В исходный момент; первый 1К-триггер 15 находится в состоянии О. Первый импульс последовательности совпадает по времени с выходным импульсом, который, воздейс

твуя на 1-вход первого 1К-триггера 15, переключает его в 1. Из-за меньшей длительности периода выходной частоты следующий импульс поступает раньше на вход второго элемента

5

0

g

3 И-НЕ 18, при этом единица на прямом вькоде первого 1К-триггера 15 обеспечивает появление короткого отрицательного импульса на выходе второго элемента 3 И-НЕ 18. Следующий импульс входной частоты, воздействуя на К-вход первого 1К-триггера 15 возвращает его в состояние исходное. Поскольку к этому времени длительность периода выходной импульсной последовательности устанавливается равной длительности входной, то в течение следования шести входных импульсов происходит чередование переключений первого 1К-триггера 15, а на выходах первого 16 и второго 18 элементов 3 И-НЕ присутствует слабый уровень логического нуля. Иначе говоря, при условии равенства входной и выходной частот, но при различии их в фазах уровни сигналов на выходах первого 16 и второго 18 элементов ЗИ-НЕ стабильны. В случае, когда

5 совпадают фазы входной и выходной импульсных последовательностей, происходит чередование отрицательных импульсов на выходах первого 16 и второго 18 элементов 3 И-НЕ. Сигналы с,их выходов поступают на вторые входы первого 17 и второго 19 элементов ИЛИ-НЕ, где они стробируются низким уровнем сигналов с выхода блока 4 тактовой привязки и выхода устройства.

Таким образом, обеспечивается.блокировка воздействия этих сигналов на входы реверсивного счетчика 20 в случае, когда совпадают фаза и частота

д входной и выходной последовательностей и не требуется вмешательства в длительность периода генерируемой частоты импульсов. В случае несовпадения фаз появляется импульс на том из элементов 3 И-НЕ 16 и 18, а следова0

5

5

5

тельно, и на соответствующем тактирующем входе реверсивного счетчика 20, который обеспечивает нужный знак смены цикла генерации. Первый элемент ИЖ-НЕ 17 обеспечивает выделение моментов совпадения фаз принимаемого и передаваемого сигналов и сброс .в исходное состояние первого 8 и второго 9 Вг Триггеров формирователя 3 импульсов установки. В случае расхождения фаз принимаемого и генерируемого сигналов на выход элемента ИЛИ-НЕ 6 длительное время сохраняется уровень логической единицы, который

разрешает работу первого 8 и второго 9 п-триггеров. Появление первого импульса- на выходе делителя 2 частоты обеспечивает запись единицы в первый D-триггер 8, а второго во второй D- триггер 9. Если к этому времени не уравнялись фазы входного и выходного сигналов, т.е. на выходе элемента ИЛИ-НЕ 6 присутствует стабильно высокий уровень, то следуюпшй импульс с выхода блока 4 тактовой привязки пропускается через элемент И 10 на установочный вход делителя 21 частоты блока 5 автоподстройки фазы, что привязывает во времени начало каждог нового цикла счета к моменту прихода импульса входной последовательности, т.е. устанавливает действительное значение фазы. Одновременно на выходе элемента ИЛИ-НЕ 6 появляется уровень логического нуля за счет равенства фазы, который сбрасывает первый 8 и второй 9 D-триггеры в исходное состояние.

Формула изобретения 1. Устройство фазовой синхронизации,содержащее последовательно соеди- о последовательно соединенные первый

ненные задающий генератор, делитель частоты, формирователь импульсов установки и блок автоподстройки фазы, к тактовому входу которого подключен выход задающего генератора, а также блок тактовой привязки, отличающееся тем, что, с целью повышения точности путем обеспечения устойчивости подстройки фазы принимаемого сигнала, введен элемент ИЛИ-НЕ, выход которого подключен к входу Сброс формирователя импульсов установки, управляющий вход которого подключен к первому входу элемента ИЛИ-НЕ, выходу блока тактовой привязки, к первому и второму управляющим входам блока автоподстройки фазы, при этом к тактовому входу блока тактовой привязки подключен выход задающего генератора, к второму входу элемента ИЛИ-НЕ подключены выход и третий управлякга ий вход блока автоподстройки фазы.

2. Устройство по П.1, отличающееся тем, что формирователь импульсов установки содержит последовательно соединенные инвертор, вход которого является входом формирователя импульсов установки, первый и вто

5

0

рой О-триггеры, С-вход второго ц- триггера соединен с выходом инвертора, а R-вход второго D-триггера подключен к объединенным R- и О-входам первого D-триггера и является входом Сброс формирователя импульсов установки, и элемент И, второй вход которого является управляющим входом формирователя импульсов установки, выходом которого является выход элемента И.

t

3. Устройство по п.1, о т л и ч а- ю щ е е с я тем, что блок тактовой привязки содержит последовательно соединенные Е-триггер, первый и второй D-триггеры, объединенные С-входы которых являются тактовыми входами блока тактовой привязки, и элемент И, второй вход которого подключен к D-входу второго В- риггера, выход которого подключен к R-входу Е-триг- гера, а выход элемента И является выходом блока тактовой привязки.

а4. Устройство по П.1, о т л и ч ю щ е е с я тем, что блок автоподстройки фазы содержит первый 1К-триг- гер, инверсный выход которого через

элемент ЗИ-НЕ и первый элемент ИЛИ-НЕ подключен к вычитающему входу реверсивного счетчика, а прямой выход через последовательно соединенные второй элемент 3 И-НЕ и второй элемент ИЛИ-НЕ подключен к суммирующему реверсивного счетчика, выходы которого через двигатель частоты подключены к R-входу второго IK гтригге- ра, I- и К-входы которого объединены и соединены с управляющим входом делителя частоты, вторым входом элемента ЗИ-НЕ, входом первого 1К-триг- гера, вторым входом первого элемента ИЛИ-НЕ и являются третьим управляющим входом блока автоподстройки фазы, тактовым входом которого являются соответственно объединенные третий вход второго элемента 3 И-НЕ, С-вход первого IK-триггера, второй вход первого элемента 3 И-НЕ, С-вход делителя частоты и С-вход второго IK-триггера, при этом К-вход первого ПС- триггера, третий вход первого элемен- та 3 И-НЕ соединены и являются первым управляющим входом блока автоподстройки фазы, вторым управляющим входом которого является второй вход первого элемента ИЛИ-НЕ, при этом

713325538

R-вход делителя частоты является ус- ройки фазы, выходом которого являет- тановочным входом блока автоподст- ся выход второго, 1К-триггера.

Изобретение относится к электросвязи и обеспечивает повышение точности путем обеспечения устойчивости подстройки фазы принимаемого сигнала. Устройство содержит задающий генератор 1, делитель частоты 2, формирователь импульсов установки 3, блок тактовой привязки 4, блок автоподстройки фазы (БАПФ) 5 и элемент ИЛИ-НЕ 6. Формирователь импульсов установки 3 состоит из инвертора 7, Д-триггеров 8,9 и элемента И 10. Блок тактовой привязки 4 состоит из Е-триггера 11, D-триггеров 12,13 и элемента И 14. БАПФ 5 содержит 1К-триггеры 15,22, элементы ЗИ-НЕ 16,18, ИЛИ-НЕ 17,19, реверсивный счетчик (PC) 20 и делитель частоты 21. Основным узлом устройства является БАПФ 5, в котором генерация выходного сигнала обеспечивается PC 20, делителем частоты 21 и 1К-триггером 22. Коррекция выходной частоты обеспечивается изменением содержимого PC 20. 3 з.п. ф-лы, 1 ил. г (Л